JPS595657A - マスタ−スライス方式の半導体集積回路 - Google Patents
マスタ−スライス方式の半導体集積回路Info
- Publication number
- JPS595657A JPS595657A JP57114241A JP11424182A JPS595657A JP S595657 A JPS595657 A JP S595657A JP 57114241 A JP57114241 A JP 57114241A JP 11424182 A JP11424182 A JP 11424182A JP S595657 A JPS595657 A JP S595657A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- window
- resistance value
- resistance
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/901—Masterslice integrated circuits comprising bipolar technology
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、マスタースライス方式のゲートアレイ半導体
集積回路に関し、特に内部ゲートのパワー変更を容易に
行えるようにするものである。
集積回路に関し、特に内部ゲートのパワー変更を容易に
行えるようにするものである。
従来技術と問題点
最終の配線工程だけを残して予め多数のゲートに必要な
素子を半導体基板に形成しておくマスタースライスＬＳ
Ｉでは、内部ゲートのパワーを最終配線工程で選択する
余地はない。このため回路動作上スピードの速い部分に
使用するゲートのパワーは大きくし、またスピードの遅
くともよい部分のゲートパワーは小さくする等というこ
とを最終配線工程で選択することはできない。第１図は
この種の内部ゲートの一例で、定電流型のＥＣＬ （エ
ミッタ結合型ロジック）を示すものである。Ｑｌ、Ｑ２
はカレントスイッチを構成するトランジスタ、Ｑ３は定
電流源用のトランジスタ、Ｑ ｇ 。
素子を半導体基板に形成しておくマスタースライスＬＳ
Ｉでは、内部ゲートのパワーを最終配線工程で選択する
余地はない。このため回路動作上スピードの速い部分に
使用するゲートのパワーは大きくし、またスピードの遅
くともよい部分のゲートパワーは小さくする等というこ
とを最終配線工程で選択することはできない。第１図は
この種の内部ゲートの一例で、定電流型のＥＣＬ （エ
ミッタ結合型ロジック）を示すものである。Ｑｌ、Ｑ２
はカレントスイッチを構成するトランジスタ、Ｑ３は定
電流源用のトランジスタ、Ｑ ｇ 。
Ｑ５はエミッタホロワ接続された出力段のトランジスタ
である。このゲートのパワーはトランジスタＱ４１ Ｑ
ｉ、Ｑ３のエミッタ抵抗ＲＥＦ、ＲＥに流れる電流ＩＥ
Ｆ 、ＩＥ％特にトランジスタＱ３のエミッタ抵抗ＲＥ
に流れる定電流ｒＥにより決定される。
である。このゲートのパワーはトランジスタＱ４１ Ｑ
ｉ、Ｑ３のエミッタ抵抗ＲＥＦ、ＲＥに流れる電流ＩＥ
Ｆ 、ＩＥ％特にトランジスタＱ３のエミッタ抵抗ＲＥ
に流れる定電流ｒＥにより決定される。
電流１ｇｒは抵抗ＲＥＦの値により決定され、電流■８
はコレクタ側の抵抗Ｒｃおよびエミッタ側の抵抗Ｒ。
はコレクタ側の抵抗Ｒｃおよびエミッタ側の抵抗Ｒ。
の値で決定されるが、抵抗比ＲＣ／ ＲＥが出力振幅（
ＶＯＬ ）に影響するので通常はＲＣ／ ＲＥが変化し
ないようにＲｅ、 ＲＥを変えてＩＥを決定する。とこ
ろが従来のマスタースライス方式ではこれらの抵抗（拡
散抵抗） ＲＥＦ、 ＲＣ，ＲＥＯ値は拡散プロセスで
一義的に決定されてしまうので、個々のゲートのパワー
を最終配線で変更することはできない。
ＶＯＬ ）に影響するので通常はＲＣ／ ＲＥが変化し
ないようにＲｅ、 ＲＥを変えてＩＥを決定する。とこ
ろが従来のマスタースライス方式ではこれらの抵抗（拡
散抵抗） ＲＥＦ、 ＲＣ，ＲＥＯ値は拡散プロセスで
一義的に決定されてしまうので、個々のゲートのパワー
を最終配線で変更することはできない。
発明の目的
本発明は予め複数の抵抗パターンを拡散工程で形成して
おくことにより、個々のゲートパワーを選択可能としよ
うとするものである。
おくことにより、個々のゲートパワーを選択可能としよ
うとするものである。
発明の構成
本発明は、多数の外部内部各ゲートのアレイに必要な素
子を予め半導体基板に形成しておき、そして最終配線工
程で該素子間を接続して所要とする回路を構成するマス
タースライス方式の半導体集積回路において、該内部ゲ
ートのパワーを決定する抵抗素子として、２以上の抵抗
値を選択できるように、１本の拡散抵抗に中間タップ用
のコンタクト用窓を設けたもの、もしくは相互接続用コ
ンタクト窓を設けた２本以上の独立した拡散抵抗を形成
しておくことを特徴とするが、以下図示の実施例を参照
しながらこれを詳細に説明する。
子を予め半導体基板に形成しておき、そして最終配線工
程で該素子間を接続して所要とする回路を構成するマス
タースライス方式の半導体集積回路において、該内部ゲ
ートのパワーを決定する抵抗素子として、２以上の抵抗
値を選択できるように、１本の拡散抵抗に中間タップ用
のコンタクト用窓を設けたもの、もしくは相互接続用コ
ンタクト窓を設けた２本以上の独立した拡散抵抗を形成
しておくことを特徴とするが、以下図示の実施例を参照
しながらこれを詳細に説明する。
発明の実施例
第２図および第３図は本発明の一実施例を示す平面パタ
ーンである。第２図は第１図のコレクタ抵抗Ｒｃに関す
るもので、ｌは全長が２・Ｒｃの抵抗値を持つように形
成された拡散抵抗、２〜４は該抵抗の両端および中央部
に設けられたコンタクト用の窓、５はアースＧＮＤ側の
アルミニウム（Ａｌ）配線、６はコレクタ側のＡＪ配線
である。（ａｌの例は配線５を窓２にコンタクトし、且
つ配線６を窓３にコンタクトしているので、得られる抵
抗値は拡散抵抗１そのものの２・Ｒｃである。これに対
しくｂｌは配線５を窓４まで延長しているので、得られ
る抵抗値は拡散抵抗ｌの半分、っまりＲｃである。
ーンである。第２図は第１図のコレクタ抵抗Ｒｃに関す
るもので、ｌは全長が２・Ｒｃの抵抗値を持つように形
成された拡散抵抗、２〜４は該抵抗の両端および中央部
に設けられたコンタクト用の窓、５はアースＧＮＤ側の
アルミニウム（Ａｌ）配線、６はコレクタ側のＡＪ配線
である。（ａｌの例は配線５を窓２にコンタクトし、且
つ配線６を窓３にコンタクトしているので、得られる抵
抗値は拡散抵抗１そのものの２・Ｒｃである。これに対
しくｂｌは配線５を窓４まで延長しているので、得られ
る抵抗値は拡散抵抗ｌの半分、っまりＲｃである。
（Ｃ１は配線６を中央部の窓４にコンタクトし、且つ配
線５は両端の窓２，３にコンタクトしているため、拡散
抵抗ｌが中央部で折り返された並列抵抗として機能し、
得られる抵抗値はＲｅ／２となる。
線５は両端の窓２，３にコンタクトしているため、拡散
抵抗ｌが中央部で折り返された並列抵抗として機能し、
得られる抵抗値はＲｅ／２となる。
第３図はエミッタ抵抗ＲＥに関するもので、１１〜１３
はそれぞれ２・ＲＥの抵抗値を持つ３本の拡散抵抗、１
４〜１６および１７〜１９は両端のコンタクト用窓、２
０はトランジスタＱ３のエミッタ側に接続するＡｌ配線
、２１は負電源ＶＥＥ側のＡｌ配線である。全てのケー
スで配線２１は窓１７〜１９に接続されているが、（８
）では配線２ｏが窓１４にしか接続されていないので、
得られる抵抗値は拡散抵抗１１のみにょる２・ＲＥであ
る。これに対しくｂ）は配線２ｏを窓１４．１５に接続
して拡散抵抗１１．１２を並列に用いているので、得ら
れる抵抗値はＲ，である、さらに（Ｃ１は拡散抵抗１１
〜１３を並列に用いているので、得られる抵抗値はＲｅ
／２となる。
はそれぞれ２・ＲＥの抵抗値を持つ３本の拡散抵抗、１
４〜１６および１７〜１９は両端のコンタクト用窓、２
０はトランジスタＱ３のエミッタ側に接続するＡｌ配線
、２１は負電源ＶＥＥ側のＡｌ配線である。全てのケー
スで配線２１は窓１７〜１９に接続されているが、（８
）では配線２ｏが窓１４にしか接続されていないので、
得られる抵抗値は拡散抵抗１１のみにょる２・ＲＥであ
る。これに対しくｂ）は配線２ｏを窓１４．１５に接続
して拡散抵抗１１．１２を並列に用いているので、得ら
れる抵抗値はＲ，である、さらに（Ｃ１は拡散抵抗１１
〜１３を並列に用いているので、得られる抵抗値はＲｅ
／２となる。
第２図（ｂ）と第３図（ｂ）の組合せを標準的なものと
考えると、第２図（ａｌのようにコレクタ抵抗を増加し
てゲートパワーを減するときはエミッタ側を第、３図（
ａｌのようにすることで抵抗比ＲＣ／ＲＥを一定に保つ
ことができる。また第２図＋ｃ＋のようにコレクタ抵抗
を減らしてゲートパワーを増すときはエミッタ側を第３
図（Ｃ１のようにすることで抵抗比Ｒｃ／旺を一定に保
つことができる。このようにエミッタ側の抵抗幅（値）
の変更は、電流ＩＥの変化に伴なうトランジスタＱ３の
ＶＢｇ変動を補正する上で不可欠である。これによりパ
ワー変更をしても出力レベルを変動させずに済む。尚、
コレクタ抵抗はそれぞれが抵抗値Ｒｃの２本の拡散抵抗
を用いることでも実現できるが、そのようにしないのは
抵抗の寄性容量が変化してスイッチングスピードに影響
を与えることを避けるためである。即ち、第２図の（ａ
ｌと（Ｃ１はいずれも拡散抵抗１の全体を使用するが、
（ｂｌは本来その半分だけでよい。従って２本の拡散抵
抗を用いる場合は（ａｌ、 （０）が２本、（ｂｌが１
本ということになり、Ｔａ）、 （ｅ）の寄性容量はｌ
ｂ）の２倍になる。本例ではこれを避けるために（ｂ）
の配線５を本来必要な窓４の他に窓２にもコンタクトさ
せ、これにより寄性容量をＴａ） （ｃ＋と等しくして
いる。
考えると、第２図（ａｌのようにコレクタ抵抗を増加し
てゲートパワーを減するときはエミッタ側を第、３図（
ａｌのようにすることで抵抗比ＲＣ／ＲＥを一定に保つ
ことができる。また第２図＋ｃ＋のようにコレクタ抵抗
を減らしてゲートパワーを増すときはエミッタ側を第３
図（Ｃ１のようにすることで抵抗比Ｒｃ／旺を一定に保
つことができる。このようにエミッタ側の抵抗幅（値）
の変更は、電流ＩＥの変化に伴なうトランジスタＱ３の
ＶＢｇ変動を補正する上で不可欠である。これによりパ
ワー変更をしても出力レベルを変動させずに済む。尚、
コレクタ抵抗はそれぞれが抵抗値Ｒｃの２本の拡散抵抗
を用いることでも実現できるが、そのようにしないのは
抵抗の寄性容量が変化してスイッチングスピードに影響
を与えることを避けるためである。即ち、第２図の（ａ
ｌと（Ｃ１はいずれも拡散抵抗１の全体を使用するが、
（ｂｌは本来その半分だけでよい。従って２本の拡散抵
抗を用いる場合は（ａｌ、 （０）が２本、（ｂｌが１
本ということになり、Ｔａ）、 （ｅ）の寄性容量はｌ
ｂ）の２倍になる。本例ではこれを避けるために（ｂ）
の配線５を本来必要な窓４の他に窓２にもコンタクトさ
せ、これにより寄性容量をＴａ） （ｃ＋と等しくして
いる。
発明の効果
以上述べたように本発明によれば、ゲートアレイ方式の
マスタースライスＬＳＩで最終配線工程による内部ゲー
トパワーに選択性を持たせることができるので、最適な
パワー配分が可能になる利点がある。
マスタースライスＬＳＩで最終配線工程による内部ゲー
トパワーに選択性を持たせることができるので、最適な
パワー配分が可能になる利点がある。
第１図はゲートアレイの内部ゲートとして用いられるＥ
ＣＬゲートの等価回路図、第２図および第３図は本発明
の一実施例を示す平面パターン図である。 図中、１．１１〜１３は拡散抵抗、２〜４はコンタクト
用窓、５． ６． ２０． ２１はＡｌ配線である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔
ＣＬゲートの等価回路図、第２図および第３図は本発明
の一実施例を示す平面パターン図である。 図中、１．１１〜１３は拡散抵抗、２〜４はコンタクト
用窓、５． ６． ２０． ２１はＡｌ配線である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔
Claims (1)
- 多数の外部内部各ゲートのアレイに必要な素子を予め半
導体基板に形成しておき、そして最終配線工程で該素子
間を接続して所要とする回路を構成するマスタースライ
ス方式の半導体集積回路において、該内部ゲートのパワ
ーを決定する抵抗素子として、２以上の抵抗値を選択で
きるように、１本の拡散抵抗に中間タップ用のコンタク
ト用窓を設けたもの、もしくは相互接続用コンタクト窓
を設けた２本以上の独立した拡散抵抗を形成しておくこ
とを特徴とするマスタースライス方式の半導体集積回路
。
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57114241A JPS595657A (ja) | 1982-07-01 | 1982-07-01 | マスタ−スライス方式の半導体集積回路 |
| EP83303805A EP0098173B1 (en) | 1982-06-30 | 1983-06-30 | Semiconductor integrated-circuit apparatus |
| DE8383303805T DE3381460D1 (de) | 1982-06-30 | 1983-06-30 | Integrierte halbleiterschaltungsanordnung. |
| DE89202020T DE3382727D1 (de) | 1982-06-30 | 1983-06-30 | Integrierte Halbleiterschaltungsanordnung. |
| DE89202021T DE3382726D1 (de) | 1982-06-30 | 1983-06-30 | Integrierte Halbleiterschaltungsanordnung. |
| EP89202020A EP0348017B1 (en) | 1982-06-30 | 1983-06-30 | Semiconductor integrated-circuit apparatus |
| EP89202021A EP0344873B1 (en) | 1982-06-30 | 1983-06-30 | Semiconductor integrated-circuit apparatus |
| US07/229,724 US4904887A (en) | 1982-06-30 | 1988-08-04 | Semiconductor integrated circuit apparatus |
| US07/325,913 US4891729A (en) | 1982-06-30 | 1989-03-20 | Semiconductor integrated-circuit apparatus |
| US07/325,914 US4952997A (en) | 1982-06-30 | 1989-03-20 | Semiconductor integrated-circuit apparatus with internal and external bonding pads |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57114241A JPS595657A (ja) | 1982-07-01 | 1982-07-01 | マスタ−スライス方式の半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS595657A true JPS595657A (ja) | 1984-01-12 |
| JPH0422026B2 JPH0422026B2 (ja) | 1992-04-15 |
Family
ID=14632802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57114241A Granted JPS595657A (ja) | 1982-06-30 | 1982-07-01 | マスタ−スライス方式の半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS595657A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59172249A (ja) * | 1983-03-18 | 1984-09-28 | Nec Corp | モノリシツク集積回路 |
| JPH02172257A (ja) * | 1988-12-25 | 1990-07-03 | Nec Corp | マスタースライス方式集積回路装置 |
| US10460567B2 (en) | 2008-08-20 | 2019-10-29 | Cfph, Llc | Game of chance systems and methods |
| US10515517B2 (en) | 2006-08-31 | 2019-12-24 | Cfph, Llc | Game of chance systems and methods |
| US10535230B2 (en) | 2008-08-20 | 2020-01-14 | Cfph, Llc | Game of chance systems and methods |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56158465A (en) * | 1980-05-09 | 1981-12-07 | Hitachi Ltd | Formation of resistance for integrated circuit |
-
1982
- 1982-07-01 JP JP57114241A patent/JPS595657A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56158465A (en) * | 1980-05-09 | 1981-12-07 | Hitachi Ltd | Formation of resistance for integrated circuit |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59172249A (ja) * | 1983-03-18 | 1984-09-28 | Nec Corp | モノリシツク集積回路 |
| JPH02172257A (ja) * | 1988-12-25 | 1990-07-03 | Nec Corp | マスタースライス方式集積回路装置 |
| US10515517B2 (en) | 2006-08-31 | 2019-12-24 | Cfph, Llc | Game of chance systems and methods |
| US10460567B2 (en) | 2008-08-20 | 2019-10-29 | Cfph, Llc | Game of chance systems and methods |
| US10535230B2 (en) | 2008-08-20 | 2020-01-14 | Cfph, Llc | Game of chance systems and methods |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0422026B2 (ja) | 1992-04-15 |
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