JPH0289414A

JPH0289414A - Double frequency signal generation circuit

Info

Publication number: JPH0289414A
Application number: JP63241308A
Authority: JP
Inventors: Isao Fujimoto; 勲藤本; Yoshinori Sakakibara; 榊原　美紀
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1988-09-27
Filing date: 1988-09-27
Publication date: 1990-03-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Abstract] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】産業上の利用分野本発明はデユーティサイクル１／２のパルス列の周波数
を２倍にする倍周波数信号発生回路に関するものである
。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to a frequency doubling signal generation circuit that doubles the frequency of a pulse train with a duty cycle of 1/2.

従来の技術近年、電子機器のディジタル化に伴い、パルスで駆動さ
れる電気回路が増加して来ている。この用途では、周波
数を倍にすることが重要である。BACKGROUND OF THE INVENTION In recent years, with the digitization of electronic devices, the number of electric circuits driven by pulses has increased. For this application, doubling the frequency is important.

従来例では、トリガ発生回路によるパルス列をもとのパ
ルス列に対して１／４周期だけずらすことによって、デ
ユーティサイクル１／２のパルス列を作ることができた
。In the conventional example, a pulse train with a duty cycle of 1/2 could be created by shifting the pulse train generated by the trigger generation circuit by 1/4 period with respect to the original pulse train.

発明が解決しようとする課題しかしながら上記従来の構成では、デイレイ回路で正確
に１／４周期だけずらさないと、デユーティサイクル１
／２のパルス列を作ることができなかった。Problems to be Solved by the Invention However, in the conventional configuration described above, unless the delay circuit is shifted by exactly 1/4 period, the duty cycle is 1.
/2 pulse train could not be created.

課題を解決するための手段この目的を達成するために、本発明の倍周波数発生回路
は、クロック発生器、このクロックにより駆動されるカ
ウンタ、および逆算カウンタ、デユーティサイクル１／
２のパルス列の立ち上がり及び立ち下がりエツジを検出
するためのトリガ発生回路、カウンタと逆算カウンタに
より駆動されるフリップフロップにより構成されている
。Means for Solving the Problems To achieve this object, the frequency doubler generation circuit of the present invention includes a clock generator, a counter driven by the clock, and a counter counter with a duty cycle of 1/2.
The trigger generation circuit for detecting the rising and falling edges of the second pulse train, a counter, and a flip-flop driven by an inverse counter.

作用この構成によって、デユーティサイクル１／２のパルス
列を、この周期により充分短かい周期のクロックパルス
でカウントし、２倍の周波数の信号を発生することがで
きる。Operation: With this configuration, a pulse train with a duty cycle of 1/2 can be counted with a clock pulse having a sufficiently shorter period than this period, and a signal with twice the frequency can be generated.

実施例以下、本発明の一実施例について、図面を参照しながら
説明する。第１図において、１はクロック発生器、２は
クロック発生器１により駆動されるカウンタ、３はクロ
ック発生器１により駆動される逆算カウンタ、４はデユ
ーティサイクル１／２のパルス立ち上がり及び立ち下が
りエツジを検出するためのトリガ発生回路、５はカウン
タ２と逆算カウンタ３とにより駆動されるフリップフロ
ップである。まず、デイレイ回路４の出力でカウンタ２
のデータを下位１ビットを除いて逆算カウンタ３に移し
、かつカウンタ２をリセットし、フリップフロップ５を
セットする。その後カウンタ２はクロック発生器１のカ
ウントを開始し、逆算カウンタ３は減算を開始し、クリ
ア状態になったとき、フリップフロップ５をリセットす
る。以上のようにして、カウンタ２のデータの１／２倍
が逆算カウンタ３に移され、フリップフロップ５がセッ
トされた時点では、フリップフロップ５の出力は、ハイ
レベルになり、その後、カウンタ３が減算してクリア状
態になり、フリップ７０ツブ５がリセットされた時には
、フリップフロップ５の出力はローレベルになり、周波
数が２倍のパルス列を作ることができる。EXAMPLE Hereinafter, an example of the present invention will be described with reference to the drawings. In Figure 1, 1 is a clock generator, 2 is a counter driven by clock generator 1, 3 is a counter counter driven by clock generator 1, and 4 is a pulse rise and fall of duty cycle 1/2. A trigger generation circuit 5 for detecting an edge is a flip-flop driven by the counter 2 and the inverse counter 3. First, the counter 2 is output from the delay circuit 4.
The data except the lower 1 bit is transferred to the inverse calculation counter 3, the counter 2 is reset, and the flip-flop 5 is set. Thereafter, the counter 2 starts counting by the clock generator 1, and the counter 3 starts subtracting, and when it becomes clear, resets the flip-flop 5. As described above, when 1/2 of the data on counter 2 is transferred to inverse counter 3 and flip-flop 5 is set, the output of flip-flop 5 becomes high level. When the subtraction results in a clear state and the flip-flop 5 is reset, the output of the flip-flop 5 becomes low level, making it possible to create a pulse train with twice the frequency.

発明の効果以上のように本発明によれば、クロック発生器、カウン
タ、逆算カウンタ、トリガ発生回路およびフリップフロ
ップを設けることにより、倍周波数のパルスを発生する
ことができるものである。Effects of the Invention As described above, according to the present invention, by providing a clock generator, a counter, an inverse counter, a trigger generation circuit, and a flip-flop, it is possible to generate pulses with a double frequency.

[Brief explanation of drawings]

１・・・・・・クロック発生器、２・・・・・・カウン
タ、３・・・・・・逆算カウンタ、４・・・・・・トリ
ガ発生回路、５・・・・・・フリップフロップ。代理人の氏名　弁理士　粟野重孝　ほか１名ＩＩ図ｆ−一−クロッグ発主港２−゛方りング３−　逆算カウンタ４゛−トソガ発主百酪５−　フッ・ンフ′プロッフ１1... Clock generator, 2... Counter, 3... Counter counter, 4... Trigger generation circuit, 5... Flip-flop . Name of agent: Patent attorney Shigetaka Awano and one other person II Figure f-1 - Krog departure main port 2 - Direction 3 - Reverse counting counter 4 - Tosoga departure master 100 dairy 5 - Fu-n-fu' prof 1

Claims

[Claims]

A clock generator, a counter driven by the clock, an inversion counter, a trigger generation circuit for detecting rising and falling edges of a pulse train with a duty cycle of 1/2, and a flip-flop driven by the counter and the inversion counter. , the output of the trigger generation circuit transfers the data of the counter except for the lower 1 bit to the inverse calculation counter, the counter is reset, and the flip-flop is set, and the counter controls the counter of the clock generator. The double frequency signal generating circuit is characterized in that the inverse calculation counter starts subtraction and resets the flip-flop when the counter starts subtracting and enters a clear state.