JPH0289421A - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPH0289421A JPH0289421A JP63241622A JP24162288A JPH0289421A JP H0289421 A JPH0289421 A JP H0289421A JP 63241622 A JP63241622 A JP 63241622A JP 24162288 A JP24162288 A JP 24162288A JP H0289421 A JPH0289421 A JP H0289421A
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- JP
- Japan
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- phase
- circuit
- voltage
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- Pending
Links
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- 238000006243 chemical reaction Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 2
- 210000003323 beak Anatomy 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、フロッピーディスク装置に代表されるＲｏｔ
ａｔｅ Ｍｅｍｏｒｙに用いられる位相同期回路に関
する。
ａｔｅ Ｍｅｍｏｒｙに用いられる位相同期回路に関
する。
従来の回転磁気記憶装置、例えばフロッピーディスク装
置における位相同期回路としては、特開昭５８−５０８
２７に記載されるように、同期引込み時には周波数位相
比較器を選択し、周波数と位相を同時に、しかも高速に
同期化する。またフロッピーディスク装置からのリード
データ読取り時には、位相比較器を選択し、位Ｉｌのみ
の比較を行ってリードデータ列に同期をとることが行な
われている。
置における位相同期回路としては、特開昭５８−５０８
２７に記載されるように、同期引込み時には周波数位相
比較器を選択し、周波数と位相を同時に、しかも高速に
同期化する。またフロッピーディスク装置からのリード
データ読取り時には、位相比較器を選択し、位Ｉｌのみ
の比較を行ってリードデータ列に同期をとることが行な
われている。
さらに周波数位相比較器を選択時には、５ＹＮＣデ一タ
列が人力されるまでは、同期周波数が動作中心周波数か
らはずれないように、位相同期回路の人力信号はフロッ
ピーディスク装置からのリードデータ信号でなく、５Ｙ
ＮＣデ一タ列と同一周波数の基準クロックに切換えるこ
とが一般的に行われる。
列が人力されるまでは、同期周波数が動作中心周波数か
らはずれないように、位相同期回路の人力信号はフロッ
ピーディスク装置からのリードデータ信号でなく、５Ｙ
ＮＣデ一タ列と同一周波数の基準クロックに切換えるこ
とが一般的に行われる。
しかし従来の位相同期回路では、周波数位Ｉ１１比較器
が選択されている間に、入力信号が基準クロックからリ
ードデータ信号に再び切換わる為、この切換え時に追従
すべき周波数に大きな変動は生しないものの、最大２π
［ｒａｄ］に相当する位相差を検出することは避けられ
ないことになる。
が選択されている間に、入力信号が基準クロックからリ
ードデータ信号に再び切換わる為、この切換え時に追従
すべき周波数に大きな変動は生しないものの、最大２π
［ｒａｄ］に相当する位相差を検出することは避けられ
ないことになる。
こうした大きな位相差を生じても、所定の時間内に同期
引込み（ロックイン）動作が完了する為には、位相同期
回路のループ利得を大きくする、例えば電圧制御発振器
の変換係数を、ある一定値以上とすることが要求される
。
引込み（ロックイン）動作が完了する為には、位相同期
回路のループ利得を大きくする、例えば電圧制御発振器
の変換係数を、ある一定値以上とすることが要求される
。
従って、こうした位相同期回路を集積回路化する場合に
あっては、電圧制御発振器の変換係数の下限値により、
製造ばらつきに制限が与えられることになり、高度な製
造プロセスが必要になったり、あるいは歩留り低下を引
起こす要因になったりする。
あっては、電圧制御発振器の変換係数の下限値により、
製造ばらつきに制限が与えられることになり、高度な製
造プロセスが必要になったり、あるいは歩留り低下を引
起こす要因になったりする。
本発明は、こうした従来技術の課題を解決するものであ
り、その目的は急激な位相変化に対しても高速にロック
インが可能な位相同期回路を提供することにあり、さら
に言えば前記の電圧制御発振器の変換係数の下限値の条
件等を緩和するところにある。
り、その目的は急激な位相変化に対しても高速にロック
インが可能な位相同期回路を提供することにあり、さら
に言えば前記の電圧制御発振器の変換係数の下限値の条
件等を緩和するところにある。
（課題を解決するための手段）
本発明は、位相比較器、ローパスフィルタ、および電圧
制御発振器とからなる位相同期回路において、前記電圧
制御発振器の出力を、前記ローパスフィルタの出力電圧
により遅延時間が制御されるディレィ回路を介して、前
記位相比較器へ帰還させたことを特徴とする。
制御発振器とからなる位相同期回路において、前記電圧
制御発振器の出力を、前記ローパスフィルタの出力電圧
により遅延時間が制御されるディレィ回路を介して、前
記位相比較器へ帰還させたことを特徴とする。
以下本発明について、実施例に基づいて詳細に説明する
。第１図は本発明による位相同期回路を示すブロック図
であり、図中の１はフロッピーディスク装置から再生さ
れたリードデータ１１と基準クロック１２とを切換える
セレクト回路、１３はそのセレクト信号である。２は周
波数位相比較器であり、３はその位相差信号を電圧の変
化として平滑して取り出すローパスフィルタ、５は位相
比較器であり、６は前記位相比較器５の位相差を電圧変
化として平滑して取り出すローパスフィルタである。周
波数位相比較器２と位相比較器５とは、切換え信号１４
により交互に切換えて選択される。切換え信号１４は周
波数位相比較器２へ、インバータ回路４をへて入力され
る。７はローパスフィルタ３、もしくはローパスフィル
タ６の出力電圧１６により制御される電圧制御発振器、
８は前記電圧制御発振器の出力クロックを遅らせるディ
レィ回路であり、そのディレィ時間は前記ローパスフィ
ルタの出力電圧１６により制御される。
。第１図は本発明による位相同期回路を示すブロック図
であり、図中の１はフロッピーディスク装置から再生さ
れたリードデータ１１と基準クロック１２とを切換える
セレクト回路、１３はそのセレクト信号である。２は周
波数位相比較器であり、３はその位相差信号を電圧の変
化として平滑して取り出すローパスフィルタ、５は位相
比較器であり、６は前記位相比較器５の位相差を電圧変
化として平滑して取り出すローパスフィルタである。周
波数位相比較器２と位相比較器５とは、切換え信号１４
により交互に切換えて選択される。切換え信号１４は周
波数位相比較器２へ、インバータ回路４をへて入力され
る。７はローパスフィルタ３、もしくはローパスフィル
タ６の出力電圧１６により制御される電圧制御発振器、
８は前記電圧制御発振器の出力クロックを遅らせるディ
レィ回路であり、そのディレィ時間は前記ローパスフィ
ルタの出力電圧１６により制御される。
リード動作終了後、セレクト信号１３により基準クロッ
ク１２が選択され、同時に切換え信号１４により周波数
位相比較器がアクティブになる。
ク１２が選択され、同時に切換え信号１４により周波数
位相比較器がアクティブになる。
次にフロッピーディスク装置からのリードデータ信号と
して５ＹＮＣデ一タ列が人力されると、セレクト信号１
３により、リードデータ１１に切換えられる。その後一
定時間経過後に、位相比較器５が選ばれて、リード動作
が開始されることになる。従って５ＹＮＣデ一タ列に同
期をとる動作は、セレクト信号１３により基準クロック
１２からリードデータ１１に切換わった後、切換え信号
１４により位相比較器が選択されるまでの、前述の一定
時間内に行なわれる必要がある。
して５ＹＮＣデ一タ列が人力されると、セレクト信号１
３により、リードデータ１１に切換えられる。その後一
定時間経過後に、位相比較器５が選ばれて、リード動作
が開始されることになる。従って５ＹＮＣデ一タ列に同
期をとる動作は、セレクト信号１３により基準クロック
１２からリードデータ１１に切換わった後、切換え信号
１４により位相比較器が選択されるまでの、前述の一定
時間内に行なわれる必要がある。
ところで基準クロック１２からリードデータ１１へのり
換わり時においては、周波数の変化は少ないが位相的に
は全く不連続であり、最大２π［ｒ ａ ｄｌの位＃ｌ
差を生じている。次にこの入力信号のり換わり時の動作
について説明する。
換わり時においては、周波数の変化は少ないが位相的に
は全く不連続であり、最大２π［ｒ ａ ｄｌの位＃ｌ
差を生じている。次にこの入力信号のり換わり時の動作
について説明する。
例えば基準クロック１２に対してリードデータ１１が進
み位相であった時、位相差に応じてローパスフィルタ３
の出力電圧１６が変化し、まず電圧制御発振器７の周波
数を高めて、位相のずれの補正を始める。一方ディレイ
回路８も前記出力電圧１６により、そのディレィ量に補
正がかかり、ディレィ量は低減され、結局周波数位相比
較器へのフィードバック信号１５の位相は、さらに進む
ことになる。従って基準クロック１２からリードデータ
１１への切換わり時には発生した進み位相のずれの補正
は、単に電圧制御発振器７の出力信号１７を、周波数位
相比較器へフィードバックさせる場合より、ディレィ回
路８の位相補正が加わった分、より加速度的に行なわれ
ることになる。
み位相であった時、位相差に応じてローパスフィルタ３
の出力電圧１６が変化し、まず電圧制御発振器７の周波
数を高めて、位相のずれの補正を始める。一方ディレイ
回路８も前記出力電圧１６により、そのディレィ量に補
正がかかり、ディレィ量は低減され、結局周波数位相比
較器へのフィードバック信号１５の位相は、さらに進む
ことになる。従って基準クロック１２からリードデータ
１１への切換わり時には発生した進み位相のずれの補正
は、単に電圧制御発振器７の出力信号１７を、周波数位
相比較器へフィードバックさせる場合より、ディレィ回
路８の位相補正が加わった分、より加速度的に行なわれ
ることになる。
第２図は本発明におけるディレィ回路８の実施例の一つ
を示したものである。ローパスフィルタの出力電圧１６
により、トランジスタ２１に流れる電流が定まる。トラ
ンジスタ２３と２４とはλ、Ｉになっており、これとト
ランジスタ２４と対になるトランジスタ２２とで、いわ
ゆるカレントミラー回路を構成している。
を示したものである。ローパスフィルタの出力電圧１６
により、トランジスタ２１に流れる電流が定まる。トラ
ンジスタ２３と２４とはλ、Ｉになっており、これとト
ランジスタ２４と対になるトランジスタ２２とで、いわ
ゆるカレントミラー回路を構成している。
従って、トランジスタ２２と２３および２４とには、ト
ランジスタ２１に流れる電流と等しい電流が流れる。ト
ランジスタ２５〜２７はトランジスタ２２と全く同一の
トランジスタ特性を有しており、そこに流れる電流も等
しい。同様にトランジスタ３４〜３６はトランジスタ２
３、従ってトランジスタ２４と同一のトランジスタ特性
であり、やはりそこに流れる電流も同一である。
ランジスタ２１に流れる電流と等しい電流が流れる。ト
ランジスタ２５〜２７はトランジスタ２２と全く同一の
トランジスタ特性を有しており、そこに流れる電流も等
しい。同様にトランジスタ３４〜３６はトランジスタ２
３、従ってトランジスタ２４と同一のトランジスタ特性
であり、やはりそこに流れる電流も同一である。
トランジスタ２８〜３３はインバータ段を構成しており
、例えばトランジスタ２８と３１とで構成されるインバ
ータには、各々ソース側に前述のトランジスタ２５と３
４が挿入されている。従って、例えばローパスフィルタ
の出力電圧１６が変わり、トランジスタ２１に流れる電
流が変化すると、当然各段インバータのソース側トラン
ジスタ２５〜２７、および３４〜３６において駆動され
る電流も変化し、その結果各段インバータのディレィ量
は変化する。本ディレィ回路のディレィ量は、インバー
タの段数を変えることや、カレントミラー回路に流れる
電流をトランジスタ能力をかえて調整する等すれば任意
に設定できる。従って、位相のステップ状変化に対する
ローパスフィルタの出力電圧１６の変化が、ローパスフ
ィルタ特性により一義的に定まることを考えれば、その
電圧変化に応じて最適なディレィ量の変化が得られるよ
うに、本ディレィ回路の特性を合わせ込むことは容易で
ある。
、例えばトランジスタ２８と３１とで構成されるインバ
ータには、各々ソース側に前述のトランジスタ２５と３
４が挿入されている。従って、例えばローパスフィルタ
の出力電圧１６が変わり、トランジスタ２１に流れる電
流が変化すると、当然各段インバータのソース側トラン
ジスタ２５〜２７、および３４〜３６において駆動され
る電流も変化し、その結果各段インバータのディレィ量
は変化する。本ディレィ回路のディレィ量は、インバー
タの段数を変えることや、カレントミラー回路に流れる
電流をトランジスタ能力をかえて調整する等すれば任意
に設定できる。従って、位相のステップ状変化に対する
ローパスフィルタの出力電圧１６の変化が、ローパスフ
ィルタ特性により一義的に定まることを考えれば、その
電圧変化に応じて最適なディレィ量の変化が得られるよ
うに、本ディレィ回路の特性を合わせ込むことは容易で
ある。
以上述べたように、本発明の位相同期回路によれば、位
相のステップ状の変化に対して、ディレィ回路による位
相補正効果により、位相追従動作がより高速に行なわれ
ることになる。例えば電圧制御発振器の変換係数が電源
電圧低下等により小さな値となって、位相同期回路のル
ープゲインが低下した場合であっても、いわゆる振動系
の位相追従特性とはならず、ロックインが容易に行なわ
れる。
相のステップ状の変化に対して、ディレィ回路による位
相補正効果により、位相追従動作がより高速に行なわれ
ることになる。例えば電圧制御発振器の変換係数が電源
電圧低下等により小さな値となって、位相同期回路のル
ープゲインが低下した場合であっても、いわゆる振動系
の位相追従特性とはならず、ロックインが容易に行なわ
れる。
このことは位相同期回路を設計する場合に、ループゲイ
ンの下限値に特別な配慮を払う必要がなくなることを意
味し、設工１の自由度が高められ、また集積回路化する
場合においては、製造プロセスのばらつきにより歩留り
の低下が妨げる等、大いなる効果があり、フロッピーデ
ィスク、ハードディスク、コンパクトディスク、光磁気
ディスクといった、いわゆるＲｏｔａｔｅ Ｍｅｍｏ
ｒｙ用の位相同期回路として最適である。
ンの下限値に特別な配慮を払う必要がなくなることを意
味し、設工１の自由度が高められ、また集積回路化する
場合においては、製造プロセスのばらつきにより歩留り
の低下が妨げる等、大いなる効果があり、フロッピーデ
ィスク、ハードディスク、コンパクトディスク、光磁気
ディスクといった、いわゆるＲｏｔａｔｅ Ｍｅｍｏ
ｒｙ用の位相同期回路として最適である。
【図面の簡単な説明】
第１図は本発明による位相同期回路を示すブロック図で
あり、第２図は本発明の位相同期回路におけるディレィ
回路の実施例を示した図である。 ４ ・ ・ ・ ・ ・ ５ ・ ・ ・ 嘩 ・ ７ ・ ・ ・ ・ ・ ８ 串 ・ φ −・ ２１．２２． ２３．２４、 嘴インバート回路 ・位相比較器 ・電圧制御発振器 ・ディレィ回路 ２５〜３０ ・Ｐ型トランジスタ ３１〜３６ φＮ型トランジスタ 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉（他１名）１・・・・
・・セレクト回路 ２・・・・・・周波数位相比較器 ３．６・・・・ローパスフィルタ
あり、第２図は本発明の位相同期回路におけるディレィ
回路の実施例を示した図である。 ４ ・ ・ ・ ・ ・ ５ ・ ・ ・ 嘩 ・ ７ ・ ・ ・ ・ ・ ８ 串 ・ φ −・ ２１．２２． ２３．２４、 嘴インバート回路 ・位相比較器 ・電圧制御発振器 ・ディレィ回路 ２５〜３０ ・Ｐ型トランジスタ ３１〜３６ φＮ型トランジスタ 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉（他１名）１・・・・
・・セレクト回路 ２・・・・・・周波数位相比較器 ３．６・・・・ローパスフィルタ
Claims (1)
- 位相比較器、ローパスフィルタ、および電圧制御発振器
とからなる位相同期回路において、前記電圧制御発振器
の出力を、前記ローパスフィルタの出力電圧により遅延
時間が制御されるディレィ回路を介して、前記位相比較
器へ帰還させたことを特徴とする位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241622A JPH0289421A (ja) | 1988-09-27 | 1988-09-27 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241622A JPH0289421A (ja) | 1988-09-27 | 1988-09-27 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0289421A true JPH0289421A (ja) | 1990-03-29 |
Family
ID=17077060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63241622A Pending JPH0289421A (ja) | 1988-09-27 | 1988-09-27 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0289421A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04192810A (ja) * | 1990-11-27 | 1992-07-13 | Hitachi Ltd | Ｐｌｌ回路 |
-
1988
- 1988-09-27 JP JP63241622A patent/JPH0289421A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04192810A (ja) * | 1990-11-27 | 1992-07-13 | Hitachi Ltd | Ｐｌｌ回路 |
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