JPH0290251A - メモリ書き込みプロテクト回路 - Google Patents
メモリ書き込みプロテクト回路Info
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- JPH0290251A JPH0290251A JP63242742A JP24274288A JPH0290251A JP H0290251 A JPH0290251 A JP H0290251A JP 63242742 A JP63242742 A JP 63242742A JP 24274288 A JP24274288 A JP 24274288A JP H0290251 A JPH0290251 A JP H0290251A
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- memory
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- 238000000034 method Methods 0.000 claims description 2
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- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
Landscapes
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は中央制御回路（ＣＰＵ） からリードライト
可能メモＩＪ（ＲＷＭ） へのアクセス条件設定回路
に関し、特にＣＰＵがＲＷＭへ誓き込み動作を行なう際
のメモリ書き込みプロテクト回路に関する。
可能メモＩＪ（ＲＷＭ） へのアクセス条件設定回路
に関し、特にＣＰＵがＲＷＭへ誓き込み動作を行なう際
のメモリ書き込みプロテクト回路に関する。
従来のメモリ書き込みプロチク） （ＤＴＭＰ）回路の
一例を第３図に示す。同図において、デコーダ３ｏはＤ
ＴＭＰエリアを指定するだめのものである。このＤＴＭ
Ｐエリアはアドレスバスの論理とデコーダ３０の論理と
が一致したときのみＤＴＭＰエリアとする方法を採って
いるため、ＤＴＭＰエリアはデコーダ３ｏのハードウェ
ア構成により決定される。ＣＰｔＪからの入出力命令は
オーダ展開回路３１で展開された第１の入力命令（ＩＮ
■）と第１の出力命令（（ＪＵＴ■、但しＤｏ−Ｈ）と
？交互に８回行なうことにより、ＳＲノリツブフロップ
３４が８回セットΦリセットされ、カウンタ４゜の出力
Ｑ４がハイ（Ｈ）レベルとなる。この出ヵＱ４はインバ
ータ４１とスイッチ４２と３ステートバツフアゲート４
６とを介して第１の入力命令によりＣＰＵに走査される
とともに１デコーダ３０の出力によシ書き込みプロテク
トされていたＭＷＲ信号が２人カアンド（ＡＮＤ）４４
及び２人カオラ（ＯＲ）４５を介し有効となシ、ＷＥ倍
信号ＲＷＭに送出されて書き込みプロテクトを解除する
。また、カウンタ４０の出力Ｑ４がＨレベルとなると、
インバータ４１と２人力０Ｒ３８を介してカウンタ３７
の入力ＣＬＲがロウ（Ｌ）レベルとなシ、クロ、り（２
５０ｋＨｚ）によシカウンタ３７が計数を開始し、３２
ｍ５後に出力Ｑ１４がＨレベルとなると、インバータ３
６を介してカウンタ４０がリセットされ、ＤＴＭＰ エ
リアは再び書き込みプロテクト状態となる。尚、書き込
みプロテクトが解除されている状態でＤＴＭＰエリアに
書き込むと、ＭＷＲ信号がインバータ３２．２人力ＡＮ
Ｄ３３及び２人力０Ｒ３８を介してカウンタ３７をリセ
ットし、カウンタ３７は再び０よシ計数を開始するため
書き込みプロテクト解除時間が延長され、逆に第１の出
力命令（ＯＵＴ■、但しＤＯ＝Ｌ）を行なうことによシ
、この出力命令は２人力０Ｒ３５及び２人力ナンド（Ｎ
ＡＮＤ）３９を介してカウンタ４ｏをクリアし、直ちに
書き込みプロテクト状態とすることができる。また、ス
イッチ４２をオフ状態にすることによシ、デコーダ３゜
によシ指定されたＤＴＭＰエリアは、前述の書き込みプ
ロテクトの解除操作を行なっても省き込むことのできな
いＷＤエリアとなる。
一例を第３図に示す。同図において、デコーダ３ｏはＤ
ＴＭＰエリアを指定するだめのものである。このＤＴＭ
Ｐエリアはアドレスバスの論理とデコーダ３０の論理と
が一致したときのみＤＴＭＰエリアとする方法を採って
いるため、ＤＴＭＰエリアはデコーダ３ｏのハードウェ
ア構成により決定される。ＣＰｔＪからの入出力命令は
オーダ展開回路３１で展開された第１の入力命令（ＩＮ
■）と第１の出力命令（（ＪＵＴ■、但しＤｏ−Ｈ）と
？交互に８回行なうことにより、ＳＲノリツブフロップ
３４が８回セットΦリセットされ、カウンタ４゜の出力
Ｑ４がハイ（Ｈ）レベルとなる。この出ヵＱ４はインバ
ータ４１とスイッチ４２と３ステートバツフアゲート４
６とを介して第１の入力命令によりＣＰＵに走査される
とともに１デコーダ３０の出力によシ書き込みプロテク
トされていたＭＷＲ信号が２人カアンド（ＡＮＤ）４４
及び２人カオラ（ＯＲ）４５を介し有効となシ、ＷＥ倍
信号ＲＷＭに送出されて書き込みプロテクトを解除する
。また、カウンタ４０の出力Ｑ４がＨレベルとなると、
インバータ４１と２人力０Ｒ３８を介してカウンタ３７
の入力ＣＬＲがロウ（Ｌ）レベルとなシ、クロ、り（２
５０ｋＨｚ）によシカウンタ３７が計数を開始し、３２
ｍ５後に出力Ｑ１４がＨレベルとなると、インバータ３
６を介してカウンタ４０がリセットされ、ＤＴＭＰ エ
リアは再び書き込みプロテクト状態となる。尚、書き込
みプロテクトが解除されている状態でＤＴＭＰエリアに
書き込むと、ＭＷＲ信号がインバータ３２．２人力ＡＮ
Ｄ３３及び２人力０Ｒ３８を介してカウンタ３７をリセ
ットし、カウンタ３７は再び０よシ計数を開始するため
書き込みプロテクト解除時間が延長され、逆に第１の出
力命令（ＯＵＴ■、但しＤＯ＝Ｌ）を行なうことによシ
、この出力命令は２人力０Ｒ３５及び２人力ナンド（Ｎ
ＡＮＤ）３９を介してカウンタ４ｏをクリアし、直ちに
書き込みプロテクト状態とすることができる。また、ス
イッチ４２をオフ状態にすることによシ、デコーダ３゜
によシ指定されたＤＴＭＰエリアは、前述の書き込みプ
ロテクトの解除操作を行なっても省き込むことのできな
いＷＤエリアとなる。
上述した従来のＤＴＭＰ回路においては、デコーダ３０
によってＤ Ｔ Ｍ Ｐエリアが決定される。したがっ
て、第４図のメモリマツプに示すように、ＲＷＭのエリ
アはＤＴＭＰエリア又は書き込み不可（ＷＤ）エリアと
書き込み可（ＷＥ）エリアとに固定されるため、柔軟性
がなく、ソフトウェアのプログラムを構成するに心だ！
りＲＷＭのエリアの使用制限が生じる問題がある。また
、ＤＴＭＰエリアとＷＤエリアとはいずれが一方しか設
定ができないばかシか、スイッチ設定となっているため
、柔軟性がなくかつ操作上の問題もある。
によってＤ Ｔ Ｍ Ｐエリアが決定される。したがっ
て、第４図のメモリマツプに示すように、ＲＷＭのエリ
アはＤＴＭＰエリア又は書き込み不可（ＷＤ）エリアと
書き込み可（ＷＥ）エリアとに固定されるため、柔軟性
がなく、ソフトウェアのプログラムを構成するに心だ！
りＲＷＭのエリアの使用制限が生じる問題がある。また
、ＤＴＭＰエリアとＷＤエリアとはいずれが一方しか設
定ができないばかシか、スイッチ設定となっているため
、柔軟性がなくかつ操作上の問題もある。
本発明はメモリ書き込みストロープ信号を中央制御回路
の第１の出力命令と第１の入力命令による所定の手順を
行なった後に有効とするメモリ書き込みプロテクト回路
において、前記中央制御回路の制御するリードライト可
能メモリエリアを前記中央制御回路の第２の出力命令に
よりメモリ書き込みプロテクト有エリア及びプロテクト
無エリアのいずれかに設定する手段と、ｒ４ｉ丁記９−
ドライき込み不可エリアのいずれかに設定する手段とを
備える。
の第１の出力命令と第１の入力命令による所定の手順を
行なった後に有効とするメモリ書き込みプロテクト回路
において、前記中央制御回路の制御するリードライト可
能メモリエリアを前記中央制御回路の第２の出力命令に
よりメモリ書き込みプロテクト有エリア及びプロテクト
無エリアのいずれかに設定する手段と、ｒ４ｉ丁記９−
ドライき込み不可エリアのいずれかに設定する手段とを
備える。
次に、本発明について図面を参照して説明する。
本発明の一実施例を示す第１図及び第２図において、Ｃ
ＰＵの入出力命令はオーダ展開回路１４で展開され、フ
リップフロップ１０は第３の出力命令（ＯＵＴ■）によ
りＷＥｔたはＷＤをエリア毎に設定し、かつフリ、プフ
ロップ１１は第２の出力命令（ＯＵＴ■）によシＤ Ｔ
Ｍ Ｐ無またはＤＴＭＰ有をエリア毎に設定する。ζ
こで、エリアの数及びエリアの大きさは、フリップフロ
ップｉｏ、ｉｉとセレクタ１２．１３ とのハードウ
ェアの構成によるが、エリア旬の動作指定はプログラマ
ブルである。セレクタ１２及びセレクタ１３は第３の出
力命令及び第２の出力命令により設定されたフリップフ
ロップ１１及びフリップフロップ１２の情報をアドレス
バスの論理に対応させてエリア毎に時分割的に選択し出
力する。このときの情報の意味は表の通υである。
ＰＵの入出力命令はオーダ展開回路１４で展開され、フ
リップフロップ１０は第３の出力命令（ＯＵＴ■）によ
りＷＥｔたはＷＤをエリア毎に設定し、かつフリ、プフ
ロップ１１は第２の出力命令（ＯＵＴ■）によシＤ Ｔ
Ｍ Ｐ無またはＤＴＭＰ有をエリア毎に設定する。ζ
こで、エリアの数及びエリアの大きさは、フリップフロ
ップｉｏ、ｉｉとセレクタ１２．１３ とのハードウ
ェアの構成によるが、エリア旬の動作指定はプログラマ
ブルである。セレクタ１２及びセレクタ１３は第３の出
力命令及び第２の出力命令により設定されたフリップフ
ロップ１１及びフリップフロップ１２の情報をアドレス
バスの論理に対応させてエリア毎に時分割的に選択し出
力する。このときの情報の意味は表の通υである。
表
セレクタ１２の出力がＬレベルのときはセレクタ１３の
出力とは関係なくＷＤエリアであり、２人力ＡＮＤ２１
及び２人力ＡＮＤ２３を介し、さらに２人カノア（ＮＯ
Ｒ）２６を介してＭＷＲ信号を２人力０Ｒ２８によシプ
ロテクトするため、ＲＷＭへＷＥ倍信号送出されずＷＤ
となる。セレクタ１２の出力がＨレベルでかつセレクタ
１３の出力がＨレベルのときはＷＥエリアであシ、２人
力ＡＮＤ２１を介し、２人力Ｎ０Ｒ２６の出力がＬレベ
ルとなるため、ＭＷＲ信号は２人力０Ｒ２８によシプロ
テクトされることはなくＷＥ状態となる。セレクタ１２
の出力がＨレベルでかつセレクタ１３の出力がＬレベル
のときはＤＴＭＰエリアであシ、カウンタ１８の出力Ｑ
４の論理がＨレベルのときＷＥ、ＬレベルのときＷＤと
なる。ＤＴＭＰエリアの場合にはオーダ展開回路１４で
展開された第１の入力命令（ＩＮ■）と第１の出力命令
（ＯＵＴ■、但しＤＯ＝Ｈ）を交互に８回行なうことに
よ、り、ＳＲフリップフロップ１５が８回セット・リセ
ットされ、カウンタ１８の出力Ｑ４がＨレベルとなるこ
とによシ、書き込みプロテクトを解除することができる
とともに、第１の入力命令によシ３ス子−トバッファゲ
ート２７を介しＣＰＵに走査される。また、カウンタ１
８の出力Ｑ４がＨレベルになると、インバータ２２及び
２人力０Ｒ２５を介してカウンタ２９の入力ＣＬＲがＬ
レベルとなシ、クロックによりカウンタ２９が計数を開
始し、出力Ｑ１４がＨレベルとなると、インバータ２０
及び２人力ＮＡＮＤ１７を介してカウンタ１８がリセッ
トされ、ＲＷＭエリアは再び書き込みプロテクト状態と
なる。尚、書き込みプロテクトが解除されている状態で
ＤＴＭＰエリアに書き込むと、ＭＷＲ信号が３人力Ｎ０
Ｒ２４及び２人力０Ｒ２５を介してカウンタ２９がリセ
ットされ、カウンタ２９は再び０よシ計数を行なうため
、書き込みプロテクト解除時間が延長される。このとき
、３人力Ｎ０Ｒ２４にはインバータ１９を介してセレク
タ１２の出力とセレクタ１３の出力とがそのまま入力さ
れ、Ｄ’Ｉ’ＭＰエリアである条件をとっている。
出力とは関係なくＷＤエリアであり、２人力ＡＮＤ２１
及び２人力ＡＮＤ２３を介し、さらに２人カノア（ＮＯ
Ｒ）２６を介してＭＷＲ信号を２人力０Ｒ２８によシプ
ロテクトするため、ＲＷＭへＷＥ倍信号送出されずＷＤ
となる。セレクタ１２の出力がＨレベルでかつセレクタ
１３の出力がＨレベルのときはＷＥエリアであシ、２人
力ＡＮＤ２１を介し、２人力Ｎ０Ｒ２６の出力がＬレベ
ルとなるため、ＭＷＲ信号は２人力０Ｒ２８によシプロ
テクトされることはなくＷＥ状態となる。セレクタ１２
の出力がＨレベルでかつセレクタ１３の出力がＬレベル
のときはＤＴＭＰエリアであシ、カウンタ１８の出力Ｑ
４の論理がＨレベルのときＷＥ、ＬレベルのときＷＤと
なる。ＤＴＭＰエリアの場合にはオーダ展開回路１４で
展開された第１の入力命令（ＩＮ■）と第１の出力命令
（ＯＵＴ■、但しＤＯ＝Ｈ）を交互に８回行なうことに
よ、り、ＳＲフリップフロップ１５が８回セット・リセ
ットされ、カウンタ１８の出力Ｑ４がＨレベルとなるこ
とによシ、書き込みプロテクトを解除することができる
とともに、第１の入力命令によシ３ス子−トバッファゲ
ート２７を介しＣＰＵに走査される。また、カウンタ１
８の出力Ｑ４がＨレベルになると、インバータ２２及び
２人力０Ｒ２５を介してカウンタ２９の入力ＣＬＲがＬ
レベルとなシ、クロックによりカウンタ２９が計数を開
始し、出力Ｑ１４がＨレベルとなると、インバータ２０
及び２人力ＮＡＮＤ１７を介してカウンタ１８がリセッ
トされ、ＲＷＭエリアは再び書き込みプロテクト状態と
なる。尚、書き込みプロテクトが解除されている状態で
ＤＴＭＰエリアに書き込むと、ＭＷＲ信号が３人力Ｎ０
Ｒ２４及び２人力０Ｒ２５を介してカウンタ２９がリセ
ットされ、カウンタ２９は再び０よシ計数を行なうため
、書き込みプロテクト解除時間が延長される。このとき
、３人力Ｎ０Ｒ２４にはインバータ１９を介してセレク
タ１２の出力とセレクタ１３の出力とがそのまま入力さ
れ、Ｄ’Ｉ’ＭＰエリアである条件をとっている。
逆に、第１の出力命令（ＯＵＴ■、但しＤＯ＝Ｌ）を行
なうことにより、この出力命令は２人力０Ｒ１６及び２
人力ＮＡＮＤ１７を介してカウンタ１８を・クリアし、
直ちに書き込みプロテクト状態にすることができる。
なうことにより、この出力命令は２人力０Ｒ１６及び２
人力ＮＡＮＤ１７を介してカウンタ１８を・クリアし、
直ちに書き込みプロテクト状態にすることができる。
以上説明したように本発明によれば、ＲＷＭの書き込み
エリアをＣＰＵの出力命令によ、９ ＤＴＭＰエリア、
ＷＥエリア及びＷＤエリアの３種に柔軟的に設定できる
ため、ソフトウェアのプログラムを構成するにあた！り
ＲＷＭのエリアの使用制限を与えることのないＤＴＭＰ
回路を提供できる。
エリアをＣＰＵの出力命令によ、９ ＤＴＭＰエリア、
ＷＥエリア及びＷＤエリアの３種に柔軟的に設定できる
ため、ソフトウェアのプログラムを構成するにあた！り
ＲＷＭのエリアの使用制限を与えることのないＤＴＭＰ
回路を提供できる。
第１図及び第２図は本発明の一実施例を示す図、第３図
及び第４図は従来例を示す図である。 １０．１１・・・・・・フリップフロップ、１２．１３
・・・・・・セレクタ、１９，２０．２２・・・・・・
インバータ、１４・・・・・・オーダ展開回路、２１．
２３・・・・・・２人力ＡＮＤ、１６，２５．２８・・
・・・・２人力ＯＲ，１５・・・・・・ＳＲフリップフ
ロップ、１７・・・・・・２人力ＮＡＮＤ１２６・・・
・・・２人力ＮＯＲ，２４・・・・・・３人力ＮＯＲ。 ２７・・・・・・３ステートバツフア、１８．２９・・
・・・・カウンタ。 代理人 弁理士 内 原 晋 ２笠 圓
及び第４図は従来例を示す図である。 １０．１１・・・・・・フリップフロップ、１２．１３
・・・・・・セレクタ、１９，２０．２２・・・・・・
インバータ、１４・・・・・・オーダ展開回路、２１．
２３・・・・・・２人力ＡＮＤ、１６，２５．２８・・
・・・・２人力ＯＲ，１５・・・・・・ＳＲフリップフ
ロップ、１７・・・・・・２人力ＮＡＮＤ１２６・・・
・・・２人力ＮＯＲ，２４・・・・・・３人力ＮＯＲ。 ２７・・・・・・３ステートバツフア、１８．２９・・
・・・・カウンタ。 代理人 弁理士 内 原 晋 ２笠 圓
Claims (1)
- メモリ書き込みストロープ信号を中央制御回路の第１の
出力命令と第１の入力命令による所定の手順を行なった
後に有効とするメモリ書き込みプロテクト回路において
、前記中央制御回路の制御するリードライト可能メモリ
エリアを前記中央制御回路の第２の出力命令によりメモ
リ書き込みプロテクト有エリア及びプロテクト無エリア
のいずれかに設定する手段と、前記リードライト可能メ
モリエリアを前記中央制御回路の第３の出力命令により
メモリ書き込み可エリア及びメモリ書き込み不可エリア
のいずれかに設定する手段とを備えることを特徴とする
メモリ書き込みプロテクト回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63242742A JP2504137B2 (ja) | 1988-09-27 | 1988-09-27 | メモリ書き込みプロテクト回路 |
| US07/412,507 US5119336A (en) | 1988-09-27 | 1989-09-26 | Memory write protection circuit |
| AU42349/89A AU620450B2 (en) | 1988-09-27 | 1989-09-27 | Memory write protection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63242742A JP2504137B2 (ja) | 1988-09-27 | 1988-09-27 | メモリ書き込みプロテクト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0290251A true JPH0290251A (ja) | 1990-03-29 |
| JP2504137B2 JP2504137B2 (ja) | 1996-06-05 |
Family
ID=17093582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63242742A Expired - Lifetime JP2504137B2 (ja) | 1988-09-27 | 1988-09-27 | メモリ書き込みプロテクト回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5119336A (ja) |
| JP (1) | JP2504137B2 (ja) |
| AU (1) | AU620450B2 (ja) |
Families Citing this family (21)
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1988
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1989
- 1989-09-26 US US07/412,507 patent/US5119336A/en not_active Expired - Fee Related
- 1989-09-27 AU AU42349/89A patent/AU620450B2/en not_active Ceased
Patent Citations (4)
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Also Published As
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| US5119336A (en) | 1992-06-02 |
| JP2504137B2 (ja) | 1996-06-05 |
| AU4234989A (en) | 1990-04-05 |
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