JPH0486943U - - Google Patents
Info
- Publication number
- JPH0486943U JPH0486943U JP12872990U JP12872990U JPH0486943U JP H0486943 U JPH0486943 U JP H0486943U JP 12872990 U JP12872990 U JP 12872990U JP 12872990 U JP12872990 U JP 12872990U JP H0486943 U JPH0486943 U JP H0486943U
- Authority
- JP
- Japan
- Prior art keywords
- output
- memory
- computer
- registered
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
Landscapes
- Debugging And Monitoring (AREA)
Description
第１図及び第２図はこの考案の一実施例を示す
図であり、第１図は出力パターンメモリと緊急処
理メモリの構成図、第２図は登録パターンの状態
を示す図、第３図は従来の出力制御回路を示す図
である。 １は計算機、２はデータバス、３はアドレスバ
ス、４は書き込み信号、５ａは出力回路、６はア
ドレスデコーダ、８は出力保護回路、１１は出力
パターンメモリ、１２は書き込み制御信号、１３
はゲート回路、１４はラツチ信号、１５は主メモ
リ、１７は緊急処理メモリ、１８は切換回路であ
る。なお、図中、同一符号は同一、又は相当部分
を示す。
図であり、第１図は出力パターンメモリと緊急処
理メモリの構成図、第２図は登録パターンの状態
を示す図、第３図は従来の出力制御回路を示す図
である。 １は計算機、２はデータバス、３はアドレスバ
ス、４は書き込み信号、５ａは出力回路、６はア
ドレスデコーダ、８は出力保護回路、１１は出力
パターンメモリ、１２は書き込み制御信号、１３
はゲート回路、１４はラツチ信号、１５は主メモ
リ、１７は緊急処理メモリ、１８は切換回路であ
る。なお、図中、同一符号は同一、又は相当部分
を示す。
Claims (1)
- プログラムの実行手順に従つて演算を実行する
計算機、プログラムを格納する主メモリ、複数の
制御装置を組合せて使用するための論理演算結果
を外部の制御装置に出力する出力回路、出力でき
る組合わせ論理データを予め登録し、出力された
組合わせ論理データが登録されたデータか否かを
判定する出力パターンメモリ、出力回路と出力パ
ターンメモリを計算機から出力されたアドレス情
報に従つて選択するアドレスデコーダ、計算機か
ら出力された組合わせ論理データが出力パターン
メモリによつて判定され、登録されている時は計
算機からの書き込み信号を出力回路に転送し、も
し未登録の時は書き込み信号を禁止するゲート回
路、出力パターンメモリの判定結果が未登録を示
した場合に計算機に緊急処理プログラムを出力す
る緊急処理メモリ、出力パターンメモリの判定結
果が未登録を示した場合に計算機からのプログラ
ム読み出し信号の行き先を主メモリから緊急処理
メモリに切り換える切換回路より構成され、計算
機から出力回路へ組合わせ論理データの書き込み
が行われた場合、先ず出力パターンメモリで登録
パターンか否かをチエツクし、登録パターンであ
る場合は出力パターンメモリよりゲート回路に出
力可の信号を出力して出力回路に書き込み信号を
転送し、もし登録パターンでなかつた場合は出力
パターンメモリよりゲート回路に書き込み信号の
禁止を出力すると共に計算機へのプログラム転送
を主メモリから緊急処理メモリに切り換えること
を特徴とする出力制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12872990U JPH0486943U (ja) | 1990-11-30 | 1990-11-30 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12872990U JPH0486943U (ja) | 1990-11-30 | 1990-11-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0486943U true JPH0486943U (ja) | 1992-07-28 |
Family
ID=31876174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12872990U Pending JPH0486943U (ja) | 1990-11-30 | 1990-11-30 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0486943U (ja) |
-
1990
- 1990-11-30 JP JP12872990U patent/JPH0486943U/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2000076133A5 (ja) | ||
| JPH0290251A (ja) | メモリ書き込みプロテクト回路 | |
| US4344130A (en) | Apparatus to execute DMA transfer between computing devices using a block move instruction | |
| JPH01124031A (ja) | マイクロ・コンピュータ | |
| JPH0486943U (ja) | ||
| JPH0486941U (ja) | ||
| JPH0482730U (ja) | ||
| JPH0482731U (ja) | ||
| JPH0486942U (ja) | ||
| JP2552287B2 (ja) | システムバス方式 | |
| JPH0270249U (ja) | ||
| JPH02257249A (ja) | 情報処理システム | |
| JPH0644209B2 (ja) | バス変換装置 | |
| JPH0259495B2 (ja) | ||
| JPS60230248A (ja) | メモリ保護方式 | |
| JPS6224347A (ja) | バス制御装置 | |
| JPH01138143U (ja) | ||
| JPH04128961A (ja) | マルチプロセッサ制御方式 | |
| JPH0386451U (ja) | ||
| JPS5855536B2 (ja) | コモンメモリ制御回路 | |
| JPH05151369A (ja) | 集積回路 | |
| JPH0436649U (ja) | ||
| JPH0575845U (ja) | Ｃｐｕ割込みテーブルデータ固定回路 | |
| JPS63163942A (ja) | メモリ保護回路 | |
| JPH03100948U (ja) |