JPH03101046U - - Google Patents

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JPH03101046U
JPH03101046U JP838590U JP838590U JPH03101046U JP H03101046 U JPH03101046 U JP H03101046U JP 838590 U JP838590 U JP 838590U JP 838590 U JP838590 U JP 838590U JP H03101046 U JPH03101046 U JP H03101046U
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output
circuit
voltage controlled
input terminal
logic circuits
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

【図面の簡単な説明】
第１図は本考案に係るＰＬＬ回路の一実施例を
示す構成ブロツク図、第２図は第１図装置の部分
構成回路図、第３図は本考案に係るＰＬＬ回路の
第２の実施例を示す部分構成回路図、第４図は従
来のＰＬＬ回路を示す構成ブロツク図である。 １……基準信号発振器、４……電圧制御発振器
、５……分周器、１０……制御回路、２０，２０
ａ……位相比較器、２１〜２３……排他的論理和
回路、３１，３２，３４〜３６……論理回路、３
３……演算増幅器、Ｒ１〜Ｒ３……入力抵抗、Ｒ
ｆ……帰還抵抗、Ｃｆ……帰還キヤパシタ。

Claims (1)

    【実用新案登録請求の範囲】
  1. 電圧制御発振器と、この電圧制御発振器の出力
    を分周する分周器と、基準信号発振器と、この基
    準発振器の出力と前記分周器の出力の位相を比較
    する排他的論理和回路からなる位相比較器と、こ
    の位相比較器の出力がそれぞれの一方の入力端子
    に接続する複数の論理回路と、これら論理回路の
    各出力が異なる利得の入力端子に接続してその出
    力が前記電圧制御発振器に入力に接続するループ
    フイルタと、その制御出力が前記各論理回路の他
    方の入力端子に接続する制御回路とを備え、制御
    出力よりループフイルタの利得を選択するように
    構成したことを特徴とするＰＬＬ回路。
JP838590U 1990-01-31 1990-01-31 Pending JPH03101046U (ja)

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JPH03101046U true JPH03101046U (ja) 1991-10-22

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ID=31512018

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