JPH03101261A - 容量素子の形成方法 - Google Patents
容量素子の形成方法Info
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- JPH03101261A JPH03101261A JP1239135A JP23913589A JPH03101261A JP H03101261 A JPH03101261 A JP H03101261A JP 1239135 A JP1239135 A JP 1239135A JP 23913589 A JP23913589 A JP 23913589A JP H03101261 A JPH03101261 A JP H03101261A
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- Japan
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- electrode film
- etching
- capacitive element
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
以下の順序に従って本発明を説明する。
Ａ、産業上の利用分野
Ｂ０発明の概要
Ｃ８従来技術
り１発明が解決しようとする問題点
Ｅ８問題点を解決するための手段
Ｆ１作用
Ｇ、実施例［第１図、第２図］
Ｈ１発明の効果
（Ａ、産業上の利用分野）
本発明は容量素子の形成方法、特にダイナミックＲＡＭ
の記憶用容量素子のように占有面積に対する静電容量の
比が大きな容量素子を形成する方法に関する。
の記憶用容量素子のように占有面積に対する静電容量の
比が大きな容量素子を形成する方法に関する。
（Ｂ、発明の概要）
本発明は、容量素子の形成方法において、容量素子の占
有面積に対する静電容量の比を太き（するため、 下側電極膜の表面の平坦度を劣化させ、該電極膜の表面
部を異方性エツチングしてエツチング残渣を生ぜしめ、
該エツチング残渣をマスクとする異方性エツチングをし
て下側電極膜に深い溝を形成することにより、 下側電極膜の表面積を広くしようとするものである。
有面積に対する静電容量の比を太き（するため、 下側電極膜の表面の平坦度を劣化させ、該電極膜の表面
部を異方性エツチングしてエツチング残渣を生ぜしめ、
該エツチング残渣をマスクとする異方性エツチングをし
て下側電極膜に深い溝を形成することにより、 下側電極膜の表面積を広くしようとするものである。
（Ｃ，従来技術）
ダイナミックＲＡＭの一つのタイプとして半導体基板上
において多結晶シリコンからなる下側電極と同じく多結
晶シリコンからなる上側電極とを誘電体膜を挟んで対向
させて情報蓄積用の容量素子を構成した積層容量タイプ
があり、例えば月刊Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ Ｗｏ
ｒｌｄ １９８Ｌ２ （プレスジャーナル社）３１〜
３６頁ｒ４Ｍ、１６ＭＤＲＡＭの行方−積層容量と溝形
容量−」に構造が紹介されている。このような積層容量
タイプは半導体基板に溝を掘ってそこに情報蓄積用の容
量素子を形成した溝形容量に比較してソフトエラーに強
（、半導体基板に形成する拡散層の面積が小さくて済む
という利点を有しており、これについての開発も非常に
盛んに行なわれている。
において多結晶シリコンからなる下側電極と同じく多結
晶シリコンからなる上側電極とを誘電体膜を挟んで対向
させて情報蓄積用の容量素子を構成した積層容量タイプ
があり、例えば月刊Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ Ｗｏ
ｒｌｄ １９８Ｌ２ （プレスジャーナル社）３１〜
３６頁ｒ４Ｍ、１６ＭＤＲＡＭの行方−積層容量と溝形
容量−」に構造が紹介されている。このような積層容量
タイプは半導体基板に溝を掘ってそこに情報蓄積用の容
量素子を形成した溝形容量に比較してソフトエラーに強
（、半導体基板に形成する拡散層の面積が小さくて済む
という利点を有しており、これについての開発も非常に
盛んに行なわれている。
（Ｄ、発明が解決しようとする問題点）ところで、積層
容量タイプのダイナミックＲＡＭにおいて４Ｍビット、
１６Ｍビットの記憶容量を備えるには各容量素子の占有
面積を小さくすることが必要である。しかし、容量素子
の占有面積を小さくしたために静電容量がそれに伴って
減少することは許されない。というのは容量素子がメモ
リセルの情報蓄積手段としての機能を果たすには、ある
程度以上の静電容量が必要だからである。
容量タイプのダイナミックＲＡＭにおいて４Ｍビット、
１６Ｍビットの記憶容量を備えるには各容量素子の占有
面積を小さくすることが必要である。しかし、容量素子
の占有面積を小さくしたために静電容量がそれに伴って
減少することは許されない。というのは容量素子がメモ
リセルの情報蓄積手段としての機能を果たすには、ある
程度以上の静電容量が必要だからである。
従って、積層容量タイプのダイナミックＲＡＭにおいて
は大記憶容量化のために占有面積に対する静電容量の比
を太き（することが要求されているのである。しかし、
この要求に応えることは非常に難しいのが実情である。
は大記憶容量化のために占有面積に対する静電容量の比
を太き（することが要求されているのである。しかし、
この要求に応えることは非常に難しいのが実情である。
本発明はこのような問題点を解決すべく為されたもので
あり、容量素子の占有面積に対する静電容量の比を大き
くすることを目的とする。
あり、容量素子の占有面積に対する静電容量の比を大き
くすることを目的とする。
（Ｅ、問題点を解決するための手段）
本発明容量素子の形成方法は上記問題点を解決するため
、下側電極膜の表面の平坦度を劣化させ、該電極膜の表
面部を異方性エツチングしてエツチング残渣を生ぜしめ
、該エツチング残渣をマスクとする異方性エツチングを
して下側電極膜に深い溝を形成することを特徴とする。
、下側電極膜の表面の平坦度を劣化させ、該電極膜の表
面部を異方性エツチングしてエツチング残渣を生ぜしめ
、該エツチング残渣をマスクとする異方性エツチングを
して下側電極膜に深い溝を形成することを特徴とする。
（Ｆ、作用）
本発明容量素子の形成方法によれば、下側電極膜の表面
の平坦度を悪（したうえで異方性エツチングすることに
より下側電極膜の表面上に小さなエツチング残渣を多数
散在させることができ、そして、そのエツチング残渣を
マスクとして下側電極膜を異方性エツチングすることに
より多数の深い溝を形成することができる。
の平坦度を悪（したうえで異方性エツチングすることに
より下側電極膜の表面上に小さなエツチング残渣を多数
散在させることができ、そして、そのエツチング残渣を
マスクとして下側電極膜を異方性エツチングすることに
より多数の深い溝を形成することができる。
従って、下側電極膜の表面積を広くすることができ、こ
の下側電極膜の表面に誘電体膜を介して上側電極膜を形
成することにより電極膜の占有面積に比して電極膜対向
面積を著しく広くすることができる。
の下側電極膜の表面に誘電体膜を介して上側電極膜を形
成することにより電極膜の占有面積に比して電極膜対向
面積を著しく広くすることができる。
従って、容量素子の占有面積に対する静電容量の比を大
きくすることができる。
きくすることができる。
（Ｇ、実施例）［第１図、第２図］
以下、本発明容量素子の形成方法を図示実施例に従って
詳細に説明する。
詳細に説明する。
第１図（Ａ）乃至（Ｊ）は本発明容量素子の形成方法の
一つの実施例を工程順に示す断面図である。
一つの実施例を工程順に示す断面図である。
（Ａ）Ｐ型半導体基板１を選択酸化することによりフィ
ールド絶縁膜２を形成し、半導体基板１の素子形成領域
表面に加熱酸化によりゲート絶縁膜３を形成し、第１層
目の多結晶シリコン膜４、高融点金属シリサイド膜５を
順次形成し、この膜４．５をバターニングしてゲート電
極（ワード線）とし、シリコン酸化物からなるサイドウ
オール６をゲート電極４．５の側面に形成し、その後、
ｎ型不純物をイオン打込みして拡散層７．８を形成する
（尚、サイドウオール６の形成前にも軽くｎ型不純物を
イオン打込み、即ちライトドープしておくことにより拡
散層７．８と一体の低不純物濃度領域も形成される）。
ールド絶縁膜２を形成し、半導体基板１の素子形成領域
表面に加熱酸化によりゲート絶縁膜３を形成し、第１層
目の多結晶シリコン膜４、高融点金属シリサイド膜５を
順次形成し、この膜４．５をバターニングしてゲート電
極（ワード線）とし、シリコン酸化物からなるサイドウ
オール６をゲート電極４．５の側面に形成し、その後、
ｎ型不純物をイオン打込みして拡散層７．８を形成する
（尚、サイドウオール６の形成前にも軽くｎ型不純物を
イオン打込み、即ちライトドープしておくことにより拡
散層７．８と一体の低不純物濃度領域も形成される）。
次に、眉間絶縁膜９を形成し、これを選択的にエツチン
グすることによりコンタクトホール１０ａ、１０ｂを形
成する。第１図（Ａ）はこのコンタクトホール１０ａ、
１０ｂを形成した後の状態を示す。
グすることによりコンタクトホール１０ａ、１０ｂを形
成する。第１図（Ａ）はこのコンタクトホール１０ａ、
１０ｂを形成した後の状態を示す。
（Ｂ）次に、第１図（Ｂ）に示すように、数千から１号
数千人程度の膜厚を有する下側電極膜となる多結晶シリ
コン膜１１をＣＶＤ法により形成する。
数千人程度の膜厚を有する下側電極膜となる多結晶シリ
コン膜１１をＣＶＤ法により形成する。
（Ｃ）次に、上記多結晶シリコン膜１１の表面に薄い高
濃度ＰＳＧ膜１２をＣＶＤ法により形成し、次いで該Ｐ
ＳＧ膜１２表面に薄い（数百人）多結晶シリコン膜１３
を減圧ＣＶＤにより形成する。第１図（Ｃ）は多結晶シ
リコン膜１３形成後の状態を示す、この図から明らかな
ように、多結晶シリコン膜１３は下地が高濃度のＰＳＧ
膜１膜受２るので表面の平坦度が非常に悪く、凹凸が激
しい。
濃度ＰＳＧ膜１２をＣＶＤ法により形成し、次いで該Ｐ
ＳＧ膜１２表面に薄い（数百人）多結晶シリコン膜１３
を減圧ＣＶＤにより形成する。第１図（Ｃ）は多結晶シ
リコン膜１３形成後の状態を示す、この図から明らかな
ように、多結晶シリコン膜１３は下地が高濃度のＰＳＧ
膜１膜受２るので表面の平坦度が非常に悪く、凹凸が激
しい。
（Ｄ）次に、上記多結晶シリコン膜１３及びその下地の
ＰＳＧ膜１膜受２してエツチング残渣１４．１４、・・
・が点在するようなエツチング条件で異方性エツチング
を行なう、第１図（Ｄ）はこの異方性エツチングの終了
後の状態を示す。
ＰＳＧ膜１膜受２してエツチング残渣１４．１４、・・
・が点在するようなエツチング条件で異方性エツチング
を行なう、第１図（Ｄ）はこの異方性エツチングの終了
後の状態を示す。
（Ｅ）次に、同図（Ｅ）に示すように上記エツチング残
渣１４．１４、・・・をマスクとして多結晶シリコン膜
１１を異方性エツチングすることにより深い溝１５．１
５、・・・を形成する。
渣１４．１４、・・・をマスクとして多結晶シリコン膜
１１を異方性エツチングすることにより深い溝１５．１
５、・・・を形成する。
（Ｆ）次に、同図（Ｆ）に示すように第２層目の多結晶
シリコン膜１１上のエツチング残渣１４．１４、・・・
を除去する。第２図はその残渣除去後の状態を示す平面
図である。
シリコン膜１１上のエツチング残渣１４．１４、・・・
を除去する。第２図はその残渣除去後の状態を示す平面
図である。
（Ｇ）次に、第１図（Ｆ）に示すように多結晶シリコン
膜１１を選択的にエツチングすることによりｎ十型拡散
層７と接続される容量素子の下側電極膜１１ａ、ｎ”型
拡散１１８とビット線（後で形成される）とを中継する
中継電極膜１１ｂを形成する。
膜１１を選択的にエツチングすることによりｎ十型拡散
層７と接続される容量素子の下側電極膜１１ａ、ｎ”型
拡散１１８とビット線（後で形成される）とを中継する
中継電極膜１１ｂを形成する。
（Ｈ）次に、同図（Ｈ）に示すように、表面にナイトラ
イド膜及びＳｉＯ□膜からなるＯＮＯ又はＮｏ構造の誘
電体膜１６を形成する。
イド膜及びＳｉＯ□膜からなるＯＮＯ又はＮｏ構造の誘
電体膜１６を形成する。
（１）次に、同図（Ｉ）に示すように上記誘電体膜１６
を選択的にエツチングすることにより少なくとも上記中
継電極膜１１ｂ表面上の誘電体膜１６を除去する。さも
ないと、中継下側電極膜１１ｂが中継の役割を果たし得
ないからである。
を選択的にエツチングすることにより少なくとも上記中
継電極膜１１ｂ表面上の誘電体膜１６を除去する。さも
ないと、中継下側電極膜１１ｂが中継の役割を果たし得
ないからである。
（Ｊ）その後、上側電極膜となる第３層目の多結晶シリ
コン膜１７をＣＶＤにより形成し、それを選択的にエツ
チングすることにより上記下側電極膜１１ａと誘電体膜
１６を介して対向して容量素子をつくる上側電極膜１７
ａと、上記中継下側電極膜１１ｂと接する中継上側電極
膜１７ｂを形成する。そして、眉間絶縁膜１８を形成し
、該眉間絶縁膜１８をフォトエツチングすることにより
ビット線取出し用コンタクトホール１９を形成し、その
後、例えばアルミニウムからなるビット線２０を形成す
る。第１図（Ｄ）はビット線２０形成後の状態を示す。
コン膜１７をＣＶＤにより形成し、それを選択的にエツ
チングすることにより上記下側電極膜１１ａと誘電体膜
１６を介して対向して容量素子をつくる上側電極膜１７
ａと、上記中継下側電極膜１１ｂと接する中継上側電極
膜１７ｂを形成する。そして、眉間絶縁膜１８を形成し
、該眉間絶縁膜１８をフォトエツチングすることにより
ビット線取出し用コンタクトホール１９を形成し、その
後、例えばアルミニウムからなるビット線２０を形成す
る。第１図（Ｄ）はビット線２０形成後の状態を示す。
以上に述べたところから明らかなように、本容量素子の
形成方法は、先ず下側電極膜となる多結晶シリコン膜１
１の表面に膜厚の薄い高濃度ＰＳＧ膜１２を介して薄い
多結晶シリコン膜１３を形成することにより表面の平坦
度を低下させる。そして、表面の平坦度を低下させた状
態の多結晶シリコン膜１１のその表面を適宜なエツチン
グ条件で異方性エツチングすることにより点在せしめた
エツチング残渣１４．１４、・・・をマスクとして多結
晶シリコン膜１１をエツチングすることにより該多結晶
シリコン膜１１に深い溝１５．１５、・・・を形成し、
それによって多結晶シリコン膜１１の表面積を広くする
。そして、この表面積を広（した多結晶シリコン膜１１
を情報蓄積用容量素子の下側電極膜として用い、この下
側電極膜の表面に誘電体膜１６を形成し該誘電体膜１６
を介して上側電極膜１７と対向させるので、占有面積に
対する静電容量の比の大きな容量素子を得ることができ
る。
形成方法は、先ず下側電極膜となる多結晶シリコン膜１
１の表面に膜厚の薄い高濃度ＰＳＧ膜１２を介して薄い
多結晶シリコン膜１３を形成することにより表面の平坦
度を低下させる。そして、表面の平坦度を低下させた状
態の多結晶シリコン膜１１のその表面を適宜なエツチン
グ条件で異方性エツチングすることにより点在せしめた
エツチング残渣１４．１４、・・・をマスクとして多結
晶シリコン膜１１をエツチングすることにより該多結晶
シリコン膜１１に深い溝１５．１５、・・・を形成し、
それによって多結晶シリコン膜１１の表面積を広くする
。そして、この表面積を広（した多結晶シリコン膜１１
を情報蓄積用容量素子の下側電極膜として用い、この下
側電極膜の表面に誘電体膜１６を形成し該誘電体膜１６
を介して上側電極膜１７と対向させるので、占有面積に
対する静電容量の比の大きな容量素子を得ることができ
る。
尚、本実施例においては、多結晶シリコン膜１１上に膜
厚の薄い高濃度ＰＳＧ膜１２を形成し、該ＰＳＧ膜１膜
上２上い多結晶シリコン膜１３を形成することにより表
面の平坦度を低下せしめている。しかしながら、平坦度
を低下せしめる方法は必ずしもこれに限定されず、例え
ば、多結晶シリコン膜１１上にノンドープの薄いＳｔｏ
ｗ膜を形成し、この膜上に薄い多結晶シリコン膜をデポ
ジションし、その後プレポジションによりリンＰをその
ＳｌＯ□膜に高濃度拡散させるようにしても良い。
厚の薄い高濃度ＰＳＧ膜１２を形成し、該ＰＳＧ膜１膜
上２上い多結晶シリコン膜１３を形成することにより表
面の平坦度を低下せしめている。しかしながら、平坦度
を低下せしめる方法は必ずしもこれに限定されず、例え
ば、多結晶シリコン膜１１上にノンドープの薄いＳｔｏ
ｗ膜を形成し、この膜上に薄い多結晶シリコン膜をデポ
ジションし、その後プレポジションによりリンＰをその
ＳｌＯ□膜に高濃度拡散させるようにしても良い。
（Ｈ，発明の効果）
以上に述べたように、本発明容量素子の形成方法は、基
板上の下側電極膜の表面の平坦度を劣化させ、次いで、
上記電極膜の表面部に対してエツチング残渣が残るよう
に異方性エツチングし、次いで、上記エツチング残渣を
マスクとして上記電極膜を異方性エツチングすることに
より深い溝を形成し、その後、上記下側電極膜表面に誘
電体膜及び該下側電極膜と対向する上側電極膜を形成す
ることを特徴とするものである。
板上の下側電極膜の表面の平坦度を劣化させ、次いで、
上記電極膜の表面部に対してエツチング残渣が残るよう
に異方性エツチングし、次いで、上記エツチング残渣を
マスクとして上記電極膜を異方性エツチングすることに
より深い溝を形成し、その後、上記下側電極膜表面に誘
電体膜及び該下側電極膜と対向する上側電極膜を形成す
ることを特徴とするものである。
従って、本発明容量素子の形成方法によれば、下側電極
膜の表面の平坦度を悪くしたうえで異方性エツチングす
ることにより下側電極膜の表面上に小さなエツチング残
渣を多数散在させることができ、そして、そのエツチン
グ残渣をマスクとして下側電極膜を異方性エツチングす
ることにより多数の深い溝を形成することができる。
膜の表面の平坦度を悪くしたうえで異方性エツチングす
ることにより下側電極膜の表面上に小さなエツチング残
渣を多数散在させることができ、そして、そのエツチン
グ残渣をマスクとして下側電極膜を異方性エツチングす
ることにより多数の深い溝を形成することができる。
従って、下側電極膜の表面積を広くすることができ、こ
の下側電極膜の表面に誘電体膜を介して上側電極膜を形
成するので、電極膜の占有面積に比して電極膜対向面積
を著しく広くすることができる。
の下側電極膜の表面に誘電体膜を介して上側電極膜を形
成するので、電極膜の占有面積に比して電極膜対向面積
を著しく広くすることができる。
依って、容量素子の占有面積に対する静電容量の比を大
きくすることができるのである。
きくすることができるのである。
第１図（Ａ）乃至（Ｊ）は本発明容量素子の形成方法の
一つの実施例を工程順に示す断面図、第２図は溝形成後
の状態を示す平面図である。 符号の説明 １・・・基板、 １１、ｌｌａ・・・ （下側）電極膜、１５・・・深い
溝、 １６・・・誘電体膜、 １７．１７ａ・・・ （上側）電極膜。 １５・・・溝 溝Ｙ／成後の状態を示す平面図 第２図
一つの実施例を工程順に示す断面図、第２図は溝形成後
の状態を示す平面図である。 符号の説明 １・・・基板、 １１、ｌｌａ・・・ （下側）電極膜、１５・・・深い
溝、 １６・・・誘電体膜、 １７．１７ａ・・・ （上側）電極膜。 １５・・・溝 溝Ｙ／成後の状態を示す平面図 第２図
Claims (1)
- （１）基板上の電極膜の表面の平坦度を劣化させ、 次いで、上記電極膜の表面部に対してエッチング残渣が
残るように異方性エッチング処理を施し、 次いで、上記エッチング残渣をマスクとして上記電極膜
を異方性エッチングすることにより深い溝を形成し、 その後、上記電極膜表面に誘電体膜及び該電極膜と対向
する電極膜を形成する ことを特徴とする容量素子の形成方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1239135A JPH03101261A (ja) | 1989-09-14 | 1989-09-14 | 容量素子の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1239135A JPH03101261A (ja) | 1989-09-14 | 1989-09-14 | 容量素子の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03101261A true JPH03101261A (ja) | 1991-04-26 |
Family
ID=17040295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1239135A Pending JPH03101261A (ja) | 1989-09-14 | 1989-09-14 | 容量素子の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03101261A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5266514A (en) * | 1992-12-21 | 1993-11-30 | Industrial Technology Research Institute | Method for producing a roughened surface capacitor |
| JPH0620958A (ja) * | 1992-04-10 | 1994-01-28 | Internatl Business Mach Corp <Ibm> | 粗いシリコン表面の形成およびその応用 |
| JPH0669419A (ja) * | 1992-06-02 | 1994-03-11 | Internatl Business Mach Corp <Ibm> | マイクロ・マスク |
| JPH06140569A (ja) * | 1991-11-16 | 1994-05-20 | Samsung Electron Co Ltd | 半導体装置のキャパシタ及びその製造方法並びに該キャパシタを備えた半導体装置及びその製造方法 |
| US5350707A (en) * | 1991-11-19 | 1994-09-27 | Samsung Electronics Co., Ltd. | Method for making a capacitor having an electrode surface with a plurality of trenches formed therein |
| JPH06326268A (ja) * | 1993-04-20 | 1994-11-25 | Hyundai Electron Ind Co Ltd | Ｄｒａｍセルのキャパシター及びその製造方法 |
| JPH06342889A (ja) * | 1991-08-23 | 1994-12-13 | Samsung Electron Co Ltd | 高容積キャパシタをもつ高集積半導体装置の製造方法 |
| JPH0774320A (ja) * | 1993-08-31 | 1995-03-17 | Nec Corp | 半導体装置の製造方法 |
-
1989
- 1989-09-14 JP JP1239135A patent/JPH03101261A/ja active Pending
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