JPH06326268A - Ｄｒａｍセルのキャパシター及びその製造方法 - Google Patents
Ｄｒａｍセルのキャパシター及びその製造方法Info
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- JPH06326268A JPH06326268A JP6082019A JP8201994A JPH06326268A JP H06326268 A JPH06326268 A JP H06326268A JP 6082019 A JP6082019 A JP 6082019A JP 8201994 A JP8201994 A JP 8201994A JP H06326268 A JPH06326268 A JP H06326268A
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Abstract
(57)【要約】
【目的】 貯蔵電極の表面積を向上させ電荷貯蔵容量を
向上させ、かつ、ＤＲＡＭの高集積度を向上させ得るＤ
ＲＡＭセルのキャパシター及びその製造方法に関する。 【構成】 このキャパシターは、電界効果トランジスタ
ーと層間絶縁層が積層された半導体基板と貯蔵電極とを
備える。この貯蔵電極は、第１及び第２絶縁層を貫き半
導体基板の電界効果トランジスターと電気的に接続され
た第１ポリシリコンパターン（８Ｂ）と、この上面に形
成された多数の突起電極（８Ａ）と、第１ポリシリコン
パターン（８Ｂ）と電気的に接続されたポリシリコン側
壁（２０Ａ）とで構成する。このように、貯蔵電極は、
ポリシリコン側壁（２０Ａ）を含んで構成されるため、
貯蔵電極の表面積を向上でき、電荷貯蔵容量を増大でき
る。
向上させ、かつ、ＤＲＡＭの高集積度を向上させ得るＤ
ＲＡＭセルのキャパシター及びその製造方法に関する。 【構成】 このキャパシターは、電界効果トランジスタ
ーと層間絶縁層が積層された半導体基板と貯蔵電極とを
備える。この貯蔵電極は、第１及び第２絶縁層を貫き半
導体基板の電界効果トランジスターと電気的に接続され
た第１ポリシリコンパターン（８Ｂ）と、この上面に形
成された多数の突起電極（８Ａ）と、第１ポリシリコン
パターン（８Ｂ）と電気的に接続されたポリシリコン側
壁（２０Ａ）とで構成する。このように、貯蔵電極は、
ポリシリコン側壁（２０Ａ）を含んで構成されるため、
貯蔵電極の表面積を向上でき、電荷貯蔵容量を増大でき
る。
Description
【０００１】
【産業上の利用分野】本発明は、高集積半導体装置のダ
イナミック ランダム アクセス メモリ（Dynamic Ra
ndom Access Memory; 以下“DRAM" という）に適用され
るキャパシター製造技術に関し、特に電荷貯蔵容量を向
上させることができ、ＤＲＡＭの集積度を向上させ得る
ＤＲＡＭセルのキャパシター及びその製造方法に関する
ものである。
イナミック ランダム アクセス メモリ（Dynamic Ra
ndom Access Memory; 以下“DRAM" という）に適用され
るキャパシター製造技術に関し、特に電荷貯蔵容量を向
上させることができ、ＤＲＡＭの集積度を向上させ得る
ＤＲＡＭセルのキャパシター及びその製造方法に関する
ものである。
【０００２】
【従来の技術】通常のＤＲＡＭを構成するＤＲＡＭセル
は、電荷を貯蔵するためのキャパシターと、キャパシタ
ーの充電及び放電通路を開閉するための電界効果トラン
ジスターを備える。さらに、このＤＲＡＭセルは、ＤＲ
ＡＭが高集積化されることにより漸次減少された占有領
域を有することになる。ＤＲＡＭセルの占有面積が減少
するに伴い、キャパシターは貯蔵電極の面積の減少によ
り必要な電荷貯蔵容量を確保することができなかった。
ＤＲＡＭの高集積化によるキャパシターの電荷貯蔵容量
の減少を防止するため、貯蔵電極の表面に多数の垂直突
起を形成して貯蔵電極の表面積を増加させる方法が提案
された。
は、電荷を貯蔵するためのキャパシターと、キャパシタ
ーの充電及び放電通路を開閉するための電界効果トラン
ジスターを備える。さらに、このＤＲＡＭセルは、ＤＲ
ＡＭが高集積化されることにより漸次減少された占有領
域を有することになる。ＤＲＡＭセルの占有面積が減少
するに伴い、キャパシターは貯蔵電極の面積の減少によ
り必要な電荷貯蔵容量を確保することができなかった。
ＤＲＡＭの高集積化によるキャパシターの電荷貯蔵容量
の減少を防止するため、貯蔵電極の表面に多数の垂直突
起を形成して貯蔵電極の表面積を増加させる方法が提案
された。
【０００３】
【発明が解決しようとする課題】しかし、貯蔵電極の表
面に形成される垂直突起の数は、メモリーセルの占有面
積が縮少するにつれ大きく制限され、貯蔵電極が必要と
する表面積の確保を不可能にする。これにより従来のキ
ャパシターは、貯蔵電極に形成される制限された垂直突
起により充分な電荷貯蔵容量を有することができなかっ
た。
面に形成される垂直突起の数は、メモリーセルの占有面
積が縮少するにつれ大きく制限され、貯蔵電極が必要と
する表面積の確保を不可能にする。これにより従来のキ
ャパシターは、貯蔵電極に形成される制限された垂直突
起により充分な電荷貯蔵容量を有することができなかっ
た。
【０００４】参考に、垂直突起が形成された貯蔵電極を
有する従来のキャパシターの製造工程を図６〜図１０を
参照して説明する。
有する従来のキャパシターの製造工程を図６〜図１０を
参照して説明する。
【０００５】図６には素子分離酸化膜（２）、ゲート酸
化膜（３）、ワードライン（４）及び絶縁膜スペーサー
（５）が形成されたシリコン基板（１）が示されてい
る。このシリコン基板（１）の全体構造の上部には平坦
化用の第１絶縁膜（６）と、さらに第１絶縁膜（６）に
比べ大きいエッチング選択比を有する第２絶縁層（７）
が積層されている。また第２絶縁膜（７）の上部には貯
蔵電極用の第１ポリシリコン層（８）及び第３絶縁層
（９）が順次形成されている。第１ポリシリコン層
（８）は第１及び第２絶縁層（６，７）を貫き、シリコ
ン基板（１）の表面に接続している。第１ポリシリコン
層（８）は、第２絶縁層（７）と第１絶縁層（６）の所
定部分をエッチングしてコンタクトホールを形成した
後、コンタクトホール及び第２絶縁層（７）の表面に貯
蔵電極用第１ポリシリコン（８）を厚く堆積させること
により形成される。また、第３絶縁層（９）の表面には
所定の圧力、温度及びガスの条件（雰囲気）、例えば、
圧力：１００ｍｔｏｒｒ、温度：５８０℃、ガス：Ｓｉ
Ｈ4 で、シリコン基板（１）に形成された構造物を、一
定時間放置することによりポリシリコン片（１０）が形
成されている。
化膜（３）、ワードライン（４）及び絶縁膜スペーサー
（５）が形成されたシリコン基板（１）が示されてい
る。このシリコン基板（１）の全体構造の上部には平坦
化用の第１絶縁膜（６）と、さらに第１絶縁膜（６）に
比べ大きいエッチング選択比を有する第２絶縁層（７）
が積層されている。また第２絶縁膜（７）の上部には貯
蔵電極用の第１ポリシリコン層（８）及び第３絶縁層
（９）が順次形成されている。第１ポリシリコン層
（８）は第１及び第２絶縁層（６，７）を貫き、シリコ
ン基板（１）の表面に接続している。第１ポリシリコン
層（８）は、第２絶縁層（７）と第１絶縁層（６）の所
定部分をエッチングしてコンタクトホールを形成した
後、コンタクトホール及び第２絶縁層（７）の表面に貯
蔵電極用第１ポリシリコン（８）を厚く堆積させること
により形成される。また、第３絶縁層（９）の表面には
所定の圧力、温度及びガスの条件（雰囲気）、例えば、
圧力：１００ｍｔｏｒｒ、温度：５８０℃、ガス：Ｓｉ
Ｈ4 で、シリコン基板（１）に形成された構造物を、一
定時間放置することによりポリシリコン片（１０）が形
成されている。
【０００６】図７に示された第３絶縁層パターン（９
Ａ）は、ポリシリコン片（１０）をマスクに用いて露出
された第３絶縁層（９）を乾式エッチングすることによ
り形成される。さらに第３絶縁層パターン（９Ａ）の下
部に位置した多数のポリシリコン突起（８Ａ）は、第３
絶縁層パターン（９Ａ）をマスクに用いて露出されたポ
リシリコン層（８）を予定された厚さだけエッチングす
ることにより形成される。さらに第３絶縁層パターン
（９Ａ）の上部に位置したポリシリコン片（１０）は、
ポリシリコン層（８）がエッチングされる際に除去され
る。
Ａ）は、ポリシリコン片（１０）をマスクに用いて露出
された第３絶縁層（９）を乾式エッチングすることによ
り形成される。さらに第３絶縁層パターン（９Ａ）の下
部に位置した多数のポリシリコン突起（８Ａ）は、第３
絶縁層パターン（９Ａ）をマスクに用いて露出されたポ
リシリコン層（８）を予定された厚さだけエッチングす
ることにより形成される。さらに第３絶縁層パターン
（９Ａ）の上部に位置したポリシリコン片（１０）は、
ポリシリコン層（８）がエッチングされる際に除去され
る。
【０００７】図８を参照すれば、図７に示されたシリコ
ン基板（１）の全体構造の上部に積層された第４絶縁層
（１１）及び感光膜パターン（１２）が示されている。
ン基板（１）の全体構造の上部に積層された第４絶縁層
（１１）及び感光膜パターン（１２）が示されている。
【０００８】図９に示された第１ポリシリコンパターン
（８Ｂ）及び第４絶縁層パターン（１１Ａ）は、感光膜
パターン（１２）をマスクに用いて露出された第４絶縁
層（１１）と露出された第４絶縁層（１１）の下部に位
置した第３絶縁層パターン（９Ａ）及び、第１ポリシリ
コン層（８）をエッチングすることにより形成される。
さらに感光膜パターン（１２）は第１ポリシリコンパタ
ーン（８Ｂ）が形成された後除去される。
（８Ｂ）及び第４絶縁層パターン（１１Ａ）は、感光膜
パターン（１２）をマスクに用いて露出された第４絶縁
層（１１）と露出された第４絶縁層（１１）の下部に位
置した第３絶縁層パターン（９Ａ）及び、第１ポリシリ
コン層（８）をエッチングすることにより形成される。
さらに感光膜パターン（１２）は第１ポリシリコンパタ
ーン（８Ｂ）が形成された後除去される。
【０００９】さらに、図９の工程の後、第４絶縁層パタ
ーン（１１Ａ）、第３絶縁層パターン（９Ａ）及び第２
絶縁層（７）は湿式エッチングされ、第１ポリシリコン
パターン（８Ｂ）及びポリシリコン突起（８Ａ）で成る
貯蔵電極を露出させる。露出された貯蔵電極の表面に誘
電体膜（１３）及びプレート電極（１４）が、図１０に
示すように塗布されキャパシターを形成する。
ーン（１１Ａ）、第３絶縁層パターン（９Ａ）及び第２
絶縁層（７）は湿式エッチングされ、第１ポリシリコン
パターン（８Ｂ）及びポリシリコン突起（８Ａ）で成る
貯蔵電極を露出させる。露出された貯蔵電極の表面に誘
電体膜（１３）及びプレート電極（１４）が、図１０に
示すように塗布されキャパシターを形成する。
【００１０】図１１は従来のキャパシター製造方法によ
り形成された貯蔵電極を示した斜視図であり、貯蔵電極
はポリシリコンで形成された貯蔵電極板（参照番号：８
Ｂ）と貯蔵電極板の上部面に形成された多数の微細な垂
直の柱（参照番号：８Ａ）を備える。
り形成された貯蔵電極を示した斜視図であり、貯蔵電極
はポリシリコンで形成された貯蔵電極板（参照番号：８
Ｂ）と貯蔵電極板の上部面に形成された多数の微細な垂
直の柱（参照番号：８Ａ）を備える。
【００１１】前述した従来技術によりキャパシターを製
造する場合、微細な垂直の柱が多数備えられる貯蔵電極
を形成することによりキャパシター容量を増大させ得
る。
造する場合、微細な垂直の柱が多数備えられる貯蔵電極
を形成することによりキャパシター容量を増大させ得
る。
【００１２】しかし、セルサイズが減少することにより
柱の個数が急激に減少するようになり、これにより最外
角空間が占める比率が高くなりキャパシターの容量が減
少する問題点がある。
柱の個数が急激に減少するようになり、これにより最外
角空間が占める比率が高くなりキャパシターの容量が減
少する問題点がある。
【００１３】従って、本発明の目的は垂直の柱を有する
貯蔵電極の表面積を向上させ、電荷貯蔵容量を向上させ
ることができ、ＤＲＡＭの高集積度を向上させ得るＤＲ
ＡＭセルのキャパシター及びその製造方法を提供するこ
とにある。
貯蔵電極の表面積を向上させ、電荷貯蔵容量を向上させ
ることができ、ＤＲＡＭの高集積度を向上させ得るＤＲ
ＡＭセルのキャパシター及びその製造方法を提供するこ
とにある。
【００１４】
【課題を解決するための手段】上記目的を達成するた
め、本発明のＤＲＡＭセルのキャパシターは、層間絶縁
層が形成された半導体基板と、第１及び第２絶縁層を貫
きこの半導体基板と電気的に接続された電極板と、この
電極板の上面に形成された多数の突起電極と、電極板の
縁部に形成させた側壁電極と、これら電極板、突起電極
及び側壁電極の全ての表面に塗布された誘電体膜及びプ
レート電極とを備える。
め、本発明のＤＲＡＭセルのキャパシターは、層間絶縁
層が形成された半導体基板と、第１及び第２絶縁層を貫
きこの半導体基板と電気的に接続された電極板と、この
電極板の上面に形成された多数の突起電極と、電極板の
縁部に形成させた側壁電極と、これら電極板、突起電極
及び側壁電極の全ての表面に塗布された誘電体膜及びプ
レート電極とを備える。
【００１５】また、上記目的を達成するため、本発明の
ＤＲＡＭセルのキャパシター製造方法は、電界効果トラ
ンジスター及び層間絶縁層が形成された半導体基板を提
供する工程と、この層間絶縁層を貫き半導体基板に形成
された電界効果トランジスターと電気的に接続されるよ
うに電極板を形成する工程と、この電極板の上面に多数
の突起を形成する工程と、電極板の縁部に側壁電極を形
成する工程と、これら電極板、突起電極及び側壁電極の
全ての表面に、誘電体膜及びプレート電極を塗布する工
程とを備える。
ＤＲＡＭセルのキャパシター製造方法は、電界効果トラ
ンジスター及び層間絶縁層が形成された半導体基板を提
供する工程と、この層間絶縁層を貫き半導体基板に形成
された電界効果トランジスターと電気的に接続されるよ
うに電極板を形成する工程と、この電極板の上面に多数
の突起を形成する工程と、電極板の縁部に側壁電極を形
成する工程と、これら電極板、突起電極及び側壁電極の
全ての表面に、誘電体膜及びプレート電極を塗布する工
程とを備える。
【００１６】
【作用】本発明のＤＲＡＭセルのキャパシター及びその
製造方法は、貯蔵電極の縁部に形成される側壁電極によ
り、多数の突起電極を有する貯蔵電極の表面積を向上さ
せ、電荷貯蔵容量を十分に確保することができる。
製造方法は、貯蔵電極の縁部に形成される側壁電極によ
り、多数の突起電極を有する貯蔵電極の表面積を向上さ
せ、電荷貯蔵容量を十分に確保することができる。
【００１７】
【実施例】図１〜図４に示される工程は、従来のキャパ
シター製造方法の図６〜図９の工程により、半導体基板
に電界効果トランジスターと多数の垂直突起を有する貯
蔵電極を形成した後に行われる。図６〜図９の製造工程
により、シリコン基板（１）は素子分離酸化膜（２）に
より区分された素子領域に形成されたゲート酸化膜
（３）、ワードライン（４）及び絶縁膜スペーサ（５）
が形成される。さらにシリコン基板（１）は全体構造の
上部に積層された層間絶縁膜で用いられる第１絶縁膜
（６）及び第２絶縁膜（７）と、また第２及び第１絶縁
膜（７，６）を貫き、このシリコン基板（１）の表面に
形成されたドレイン拡散領域又は、ソース拡散領域と電
気的に接続された第１ポリシリコンパターン（８Ｂ）を
備える。なお、参考のため、図１〜図４に、ドレイン拡
散領域、ソース拡散領域を点線で示しておく。また、シ
リコン基板（１）は第１ポリシリコンパターン（８Ｂ）
の上面に形成された多数のポリシリコン突起（８Ａ）
と、このポリシリコン突起（８Ａ）の上部に形成された
第３絶縁層パターン（９Ａ）と、さらに第１ポリシリコ
ンパターン（８Ｂ）の全体構造の上部に形成された第４
絶縁層パターン（１１Ａ）を備える。
シター製造方法の図６〜図９の工程により、半導体基板
に電界効果トランジスターと多数の垂直突起を有する貯
蔵電極を形成した後に行われる。図６〜図９の製造工程
により、シリコン基板（１）は素子分離酸化膜（２）に
より区分された素子領域に形成されたゲート酸化膜
（３）、ワードライン（４）及び絶縁膜スペーサ（５）
が形成される。さらにシリコン基板（１）は全体構造の
上部に積層された層間絶縁膜で用いられる第１絶縁膜
（６）及び第２絶縁膜（７）と、また第２及び第１絶縁
膜（７，６）を貫き、このシリコン基板（１）の表面に
形成されたドレイン拡散領域又は、ソース拡散領域と電
気的に接続された第１ポリシリコンパターン（８Ｂ）を
備える。なお、参考のため、図１〜図４に、ドレイン拡
散領域、ソース拡散領域を点線で示しておく。また、シ
リコン基板（１）は第１ポリシリコンパターン（８Ｂ）
の上面に形成された多数のポリシリコン突起（８Ａ）
と、このポリシリコン突起（８Ａ）の上部に形成された
第３絶縁層パターン（９Ａ）と、さらに第１ポリシリコ
ンパターン（８Ｂ）の全体構造の上部に形成された第４
絶縁層パターン（１１Ａ）を備える。
【００１８】図１を参照すれば、シリコン基板（１）は
第２絶縁層（７）の上面及び第４絶縁層パターン（１１
Ａ）の表面に均一な厚さで蒸着された第２ポリシリコン
層（２０）を備える。
第２絶縁層（７）の上面及び第４絶縁層パターン（１１
Ａ）の表面に均一な厚さで蒸着された第２ポリシリコン
層（２０）を備える。
【００１９】図２に示されたポリシリコン側壁（２０
Ａ）は、第２ポリシリコン層（２０）が異方性エッチン
グされることにより形成される。このポリシリコン側壁
（２０Ａ）は、第１ポリシリコンパターン（８Ｂ）及び
第４絶縁層パターン（１１Ａ）の全ての側壁と接触され
ており、さらに第１ポリシリコンパターン（８Ｂ）と電
気的に導通される。
Ａ）は、第２ポリシリコン層（２０）が異方性エッチン
グされることにより形成される。このポリシリコン側壁
（２０Ａ）は、第１ポリシリコンパターン（８Ｂ）及び
第４絶縁層パターン（１１Ａ）の全ての側壁と接触され
ており、さらに第１ポリシリコンパターン（８Ｂ）と電
気的に導通される。
【００２０】さらに、異方性エッチングにより露出され
る第４絶縁層パターン（１１Ａ）及び第４絶縁層パター
ン（１１Ａ）の下部に位置した第３絶縁層パターン（９
Ａ）は、湿式エッチングにより完全に除去され、第１ポ
リシリコンパターン（８Ｂ）、ポリシリコン突起（８
Ａ）及びポリシリコン側壁（２０Ａ）で成る貯蔵電極
（２２）の下面及び上面を含む全表面を、図３に示した
ように露出させる。
る第４絶縁層パターン（１１Ａ）及び第４絶縁層パター
ン（１１Ａ）の下部に位置した第３絶縁層パターン（９
Ａ）は、湿式エッチングにより完全に除去され、第１ポ
リシリコンパターン（８Ｂ）、ポリシリコン突起（８
Ａ）及びポリシリコン側壁（２０Ａ）で成る貯蔵電極
（２２）の下面及び上面を含む全表面を、図３に示した
ように露出させる。
【００２１】また、露出された貯蔵電極（２２）の全表
面には、図４に示された誘電体膜（２４）とプレート電
極（２６）が順次塗布されＤＲＡＭセルのキャパシター
が形成されるようにする。
面には、図４に示された誘電体膜（２４）とプレート電
極（２６）が順次塗布されＤＲＡＭセルのキャパシター
が形成されるようにする。
【００２２】図５は、本発明の実施例によるＤＲＡＭセ
ルのキャパシターの製造方法により形成された貯蔵電極
（２２）を示した斜視図であり、貯蔵電極は板状の第１
ポリシリコンパターン（８Ｂ）と、第１ポリシリコンパ
ターン（８Ｂ）の上面に形成されたポリシリコン突起
（８Ａ）と、さらに第１ポリシリコンパターン（８Ｂ）
の縁部に形成されたポリシリコン側壁（２０Ａ）とを備
える。
ルのキャパシターの製造方法により形成された貯蔵電極
（２２）を示した斜視図であり、貯蔵電極は板状の第１
ポリシリコンパターン（８Ｂ）と、第１ポリシリコンパ
ターン（８Ｂ）の上面に形成されたポリシリコン突起
（８Ａ）と、さらに第１ポリシリコンパターン（８Ｂ）
の縁部に形成されたポリシリコン側壁（２０Ａ）とを備
える。
【００２３】
【発明の効果】以上、説明したように、本発明のＤＲＡ
Ｍセルのキャパシターは貯蔵電極の縁部に形成される側
壁電極により、多数の垂直突起を有する貯蔵電極の表面
積を向上させ電荷貯蔵容量を充分に確保することができ
る。また、このような利点により、本発明のＤＲＡＭセ
ルのキャパシター及びその製造方法は、ＤＲＡＭセルの
占有面積を減少させることができるのでＤＲＡＭ装置の
集積度をより向上させ得る利点を提供する。
Ｍセルのキャパシターは貯蔵電極の縁部に形成される側
壁電極により、多数の垂直突起を有する貯蔵電極の表面
積を向上させ電荷貯蔵容量を充分に確保することができ
る。また、このような利点により、本発明のＤＲＡＭセ
ルのキャパシター及びその製造方法は、ＤＲＡＭセルの
占有面積を減少させることができるのでＤＲＡＭ装置の
集積度をより向上させ得る利点を提供する。
【図１】本発明の実施例によるＤＲＡＭセルのキャパシ
ターの製造工程を説明するための半導体装置の断面図で
ある。
ターの製造工程を説明するための半導体装置の断面図で
ある。
【図２】図１に続くＤＲＡＭセルのキャパシターの製造
工程を説明するための半導体装置の断面図である。
工程を説明するための半導体装置の断面図である。
【図３】図２に続くＤＲＡＭセルのキャパシターの製造
方法を説明するための半導体装置の断面図である。
方法を説明するための半導体装置の断面図である。
【図４】図３に続くＤＲＡＭセルのキャパシターの製造
方法を説明するための半導体装置の断面図である。
方法を説明するための半導体装置の断面図である。
【図５】本発明の実施例によるＤＲＡＭセルのキャパシ
ターの製造方法により形成されたキャパシター貯蔵電極
を示した斜視図である。
ターの製造方法により形成されたキャパシター貯蔵電極
を示した斜視図である。
【図６】従来のＤＲＡＭセルのキャパシターの製造工程
を説明するための半導体装置の断面図である。
を説明するための半導体装置の断面図である。
【図７】図６に続く従来のＤＲＡＭセルのキャパシター
製造工程を説明するための半導体装置の断面図である。
製造工程を説明するための半導体装置の断面図である。
【図８】図７に続く従来のＤＲＡＭセルのキャパシター
製造工程を説明するための半導体装置の断面図である。
製造工程を説明するための半導体装置の断面図である。
【図９】図８に続く従来のＤＲＡＭセルのキャパシター
製造工程を説明するための半導体装置の断面図である。
製造工程を説明するための半導体装置の断面図である。
【図１０】図９に続く従来のＤＲＡＭセルのキャパシタ
ー製造工程を説明するための半導体装置の断面図であ
る。
ー製造工程を説明するための半導体装置の断面図であ
る。
【図１１】従来のＤＲＡＭセルのキャパシター製造工程
により形成されたキャパシター貯蔵電極を示した斜視図
である。
により形成されたキャパシター貯蔵電極を示した斜視図
である。
１…シリコン基板、２…素子分離酸化膜、３…ゲート酸
化膜、４…ワードライン、５…絶縁膜スペーサ、６…第
１絶縁層、７…第２絶縁層、８…第１ポリシリコン層、
８Ａ…ポリシリコン突起（突起電極）、８Ｂ…第１ポリ
シリコンパターン、９…第３絶縁層、９Ａ…第３絶縁層
パターン、１０…ポリシリコン片、１１…第４絶縁層、
１１Ａ…第４絶縁層パターン、１２…感光膜パターン、
１３及び２４…誘電体膜、１４及び２６…プレート電
極、２０…第２ポリシリコン層、２０Ａ…ポリシリコン
側壁（側壁電極）、２２…貯蔵電極。
化膜、４…ワードライン、５…絶縁膜スペーサ、６…第
１絶縁層、７…第２絶縁層、８…第１ポリシリコン層、
８Ａ…ポリシリコン突起（突起電極）、８Ｂ…第１ポリ
シリコンパターン、９…第３絶縁層、９Ａ…第３絶縁層
パターン、１０…ポリシリコン片、１１…第４絶縁層、
１１Ａ…第４絶縁層パターン、１２…感光膜パターン、
１３及び２４…誘電体膜、１４及び２６…プレート電
極、２０…第２ポリシリコン層、２０Ａ…ポリシリコン
側壁（側壁電極）、２２…貯蔵電極。
Claims (8)
- 【請求項１】 電界効果トランジスター及び層間絶縁層
が形成された半導体基板を備えたＤＲＡＭセルのキャパ
シターにおいて、 前記層間絶縁層を貫いて前記半導体基板の電界効果トラ
ンジスターと電気的に接続された電極板と、 前記電極板の上面に形成された多数の突起電極と、 前記電極板の縁部に形成された側壁電極と、 前記電極板、前記突起電極及び前記側壁電極の全ての表
面に塗布された誘電体膜及びプレート電極と、 を備えたことを特徴とするＤＲＡＭセルのキャパシタ
ー。 - 【請求項２】 電界効果トランジスター、層間絶縁層と
なる第１絶縁層及び第２絶縁層が順次形成された半導体
基板を提供する工程と、 前記第２及び第１絶縁層を貫き、前記半導体基板に形成
された前記電界効果トランジスターと電気的に接続され
るように電極板を形成する工程と、 前記電極板の上面に多数の突起電極を形成する工程と、 前記電極板の縁部に側壁電極を形成する工程と、 前記第２絶縁層を除去して前記電極板の下面を露出させ
る工程と、 前記電極板、前記突起電極及び前記側壁電極の全ての表
面に、誘電体膜及びプレート電極を塗布する工程と、 を備えたことを特徴とするＤＲＡＭセルのキャパシター
製造方法。 - 【請求項３】 電界効果トランジスター、層間絶縁層と
なる第１絶縁層及び第２絶縁層が順次形成された半導体
基板を提供する工程と、 前記第２及び第１絶縁層を貫き、前記半導体基板に形成
された前記電界効果トランジスターと電気的に接続され
るように、前記第２絶縁層の上部に第１電極物質層を形
成する過程と、 前記第１電極物質層に当該電極物質よりなる多数の電極
物質突起が形成されるように、前記第１電極物質層を所
定の厚さだけ部分的に除去する工程と、 前記半導体基板の全体構造に、第３絶縁層を前記電極物
質突起の上部まで堆積させ、前記第３絶縁層の表面に電
極パターンマスクを形成する工程と、 前記電極パターンマスクにより露出された第３絶縁層、
及び、露出した前記第３絶縁層の下部に位置する前記電
極物質突起及び前記第１電極物質層を除去し、第３絶縁
層パターン及び第１電極物質パターンを形成する工程
と、 前記電極パターンマスクを除去し、前記半導体基板の全
体構造に第２電極物質層を均一な厚さで塗布する工程
と、 前記第２電極物質層を異方性エッチングして、前記第１
電極物質パターンの縁部に電極物質側壁が形成されるよ
うにする工程と、 前記第３絶縁層パターン及び前記第２絶縁層を除去し、
前記第１電極物質パターンの下部を含む前記電極物質突
起及び前記電極物質側壁を露出させる工程と、 前記露出された電極物質パターン、前記電極物質突起及
び前記電極物質側壁の全表面に、誘電体膜及びプレート
電極を順次塗布する工程と、 を備えたことを特徴とするＤＲＡＭセルのキャパシター
製造方法。 - 【請求項４】 前記第２絶縁層及び第３絶縁層パターン
が、湿式エッチングにより同時に除去されるようしたこ
とを特徴とする請求項３記載のＤＲＡＭセルのキャパシ
ター製造方法。 - 【請求項５】 前記電極物質突起を形成する工程が、 前記第１電極物質層の上部に第４絶縁層を堆積し、前記
第４絶縁層の表面に多数の電極物質片を形成する工程
と、 前記多数の電極物質片をマスクに利用し、前記第１電極
物質層が部分的に露出されるよう前記第４絶縁層をパタ
ーン化する工程と、 前記露出した第１電極物質層を所定の厚さだけ除去し、
この第１電極物質層に当該第１電極物質より成る多数の
電極物質突起を形成する工程と、 を備えたことを特徴とする請求項３記載のＤＲＡＭセル
のキャパシター製造方法。 - 【請求項６】 前記第１電極物質層、前記第２電極物質
層及び前記電極物質片がポリシリコンで形成されたこと
を特徴とする請求項５記載のＤＲＡＭセルのキャパシタ
ーの製造方法。 - 【請求項７】 前記電極物質片は、所定の圧力、温度及
びＳｉＨ4 ガスの雰囲気下で前記半導体基板に形成され
た構造物を、一定の時間放置することにより形成される
ことを特徴とする請求項６記載のＤＲＡＭセルのキャパ
シター製造方法。 - 【請求項８】 パターン化された前記第４絶縁層は、湿
式エッチングにより前記第２絶縁層及び前記第３絶縁層
パターンと同じく除去されるようにしたことを特徴とす
る請求項５記載のＤＲＡＭセルのキャパシター製造方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR93-6621 | 1993-04-20 | ||
| KR93006621A KR960011655B1 (en) | 1993-04-20 | 1993-04-20 | Dram cell capacitor and the method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06326268A true JPH06326268A (ja) | 1994-11-25 |
Family
ID=19354198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6082019A Pending JPH06326268A (ja) | 1993-04-20 | 1994-04-20 | Ｄｒａｍセルのキャパシター及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5457063A (ja) |
| JP (1) | JPH06326268A (ja) |
| KR (1) | KR960011655B1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6285070B1 (en) | 1995-12-22 | 2001-09-04 | Micron Technology, Inc. | Method of forming semiconductor die with integral decoupling capacitor |
| US6563192B1 (en) | 1995-12-22 | 2003-05-13 | Micron Technology, Inc. | Semiconductor die with integral decoupling capacitor |
| US5604148A (en) * | 1996-03-08 | 1997-02-18 | United Microelectronics Corporation | Process of fabricating stacked capacitor configuration for dynamic random access memory |
| US6010932A (en) * | 1996-12-05 | 2000-01-04 | Micron Technology, Inc. | Fork-like memory structure for ULSI DRAM and method of fabrication |
| US6066539A (en) | 1997-04-11 | 2000-05-23 | Micron Technology, Inc. | Honeycomb capacitor and method of fabrication |
| US6063656A (en) * | 1997-04-18 | 2000-05-16 | Micron Technology, Inc. | Cell capacitors, memory cells, memory arrays, and method of fabrication |
| US6188097B1 (en) | 1997-07-02 | 2001-02-13 | Micron Technology, Inc. | Rough electrode (high surface area) from Ti and TiN |
| US6750495B1 (en) | 1999-05-12 | 2004-06-15 | Agere Systems Inc. | Damascene capacitors for integrated circuits |
| US6281543B1 (en) | 1999-08-31 | 2001-08-28 | Micron Technology, Inc. | Double layer electrode and barrier system on hemispherical grain silicon for use with high dielectric constant materials and methods for fabricating the same |
| US6404566B1 (en) * | 2000-04-04 | 2002-06-11 | Lucent Technologies Inc. | Apparatus and method for assembling optical devices |
| US6498088B1 (en) | 2000-11-09 | 2002-12-24 | Micron Technology, Inc. | Stacked local interconnect structure and method of fabricating same |
| US20060263265A1 (en) * | 2005-05-23 | 2006-11-23 | Der-Ren Kang | Blood micro-separator |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03101261A (ja) * | 1989-09-14 | 1991-04-26 | Sony Corp | 容量素子の形成方法 |
| JPH0499373A (ja) * | 1990-08-18 | 1992-03-31 | Mitsubishi Electric Corp | 半導体記憶素子 |
| JPH04234164A (ja) * | 1990-11-29 | 1992-08-21 | Samsung Electron Co Ltd | 絨毛形のキャパシタ構造を有する半導体メモリ装置の製造方法 |
| JPH04249363A (ja) * | 1991-01-30 | 1992-09-04 | Samsung Electron Co Ltd | 高集積半導体メモリ装置の製造方法 |
| JPH0567747A (ja) * | 1991-01-30 | 1993-03-19 | Samsung Electron Co Ltd | 高集積半導体メモリ装置およびその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5084405A (en) * | 1991-06-07 | 1992-01-28 | Micron Technology, Inc. | Process to fabricate a double ring stacked cell structure |
-
1993
- 1993-04-20 KR KR93006621A patent/KR960011655B1/ko not_active Expired - Fee Related
-
1994
- 1994-04-20 JP JP6082019A patent/JPH06326268A/ja active Pending
- 1994-04-20 US US08/230,343 patent/US5457063A/en not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03101261A (ja) * | 1989-09-14 | 1991-04-26 | Sony Corp | 容量素子の形成方法 |
| JPH0499373A (ja) * | 1990-08-18 | 1992-03-31 | Mitsubishi Electric Corp | 半導体記憶素子 |
| JPH04234164A (ja) * | 1990-11-29 | 1992-08-21 | Samsung Electron Co Ltd | 絨毛形のキャパシタ構造を有する半導体メモリ装置の製造方法 |
| JPH04249363A (ja) * | 1991-01-30 | 1992-09-04 | Samsung Electron Co Ltd | 高集積半導体メモリ装置の製造方法 |
| JPH0567747A (ja) * | 1991-01-30 | 1993-03-19 | Samsung Electron Co Ltd | 高集積半導体メモリ装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5457063A (en) | 1995-10-10 |
| KR960011655B1 (en) | 1996-08-24 |
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