JPH03102913A - Ｃｍｏｓ回路のインターフェイス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、共通の基板上にアナログ回路とディジタル
回路とが併設された場合のＣＭＯＳ回路に用いられるイ
ンターフェイスに関する。

〔従来の技術］ 従来、アナログ回路とディジタル回路とを混成させたＣ
ＭＯＳＩＣが用いられているが、アナログ回路に対する
給電が停止されるスタンバイ時、その出力が不定状態に
なり、その結果、アナログ回路側からディジタル回路に
不要なスイッチング信号が入力されるおそれがある。不
要なスイッチング信号がアナログ回路から出力されると
、ディジタル回路側では、そのスイッチング信号を正規
の入力として捉えて無用な論理動作が行われ、誤動作を
生じることになる。

そこで、スタンバイ時のアナログ回路側からの不要なス
イッチング信号を遮断するため、アナログ回路とディジ
タル回路とを結合するインターフェイスにゲート回路と
して例えば、ＡＮＤ回路を設置して不要なスイッチング
信号を遮断することが行われている。

〔発明が解決しようとする課題〕

ところが、このようなゲート回路を設置した場合、従来
のインターフエイスでは、ＡＮＤ回路の一方の入力にア
ナログ回路の出力、他方の入力にスタンバイ状態を検出
する手段をアナログ回路側に設置してスタンバイ信号を
加えており、しかも、そのための信号ラインをＩＣ上に
形威し、さらに、信号入力端子をＩＣの外部端子として
形成する必要があった。

そこで、この発明は、構成の簡略化を図り、スタンバイ
時、アナログ回路側からの不要な出力を遮断してディジ
タル回路の誤動作を防止し、動作の信頼性を高めたＣＭ
ＯＳ回路のインターフエイスの提供を目的とする。

［課題を解決するための手段］ （請求項１） 即ち、この発明のＣＭＯＳ回路のインターフェィスは、
共通の基板（半導体基板４０）上にアナログ回路（２０
）とディジタル回路（２３）とが併設されたＣＭＯＳ回
路（ＣＭＯＳＩＣ２）において、前記アナログ回路側の
電源入力を信号通過条件として前記アナログ回路の出力
を前記ディジタル回路に入力するゲート回路（２４）を
設置したものである。

（請求項２） また、この発明のＣＭＯＳ回路のインターフェイスは、
共通の基板（半導体基板４０）上にアナログ回路（２０
）とディジタル回路（２３）とが併設されたＣＭＯＳ回
路（ＣＭＯＳ　Ｉ　Ｃ２）において、第１のスイッチ（
アナログスイッチ３１）を介して給電されるとともに、
電源遮断時、第２のスイッチ（アナログスイッチ３２）
を通して接地される給電端子（２６）を備えた前記アナ
ログ回路の電源入力と、前記アナログ回路の出力との論
理積を取るＡＮＤ回路（２４０）を設置し、このＡＮＤ
回路を通して得られる前記アナログ回路の出力を前記デ
ィジタル回路に入力するようにしたものである。

〔作　　用〕

（請求項ｌ） ゲート回路は電源入力を条件にアナログ回路側の出力を
通過し、その出力をディジタル回路に加える。そして、
スタンバイ時、アナログ回路側の給電が解除されると、
その給電解除によってゲート回路は遮断状態に移行し、
アナログ回路とディジタル回路とがゲート回路を介して
分離される。

したがって、スタンバイ時、アナログ回路側に不要な出
力が生じても、ゲート回路によってデイジタル回路側へ
る入力が遮られ、ディジタル回路側の誤動作が防止され
ることになる。

（請求項２） アナログ回路の給電端子は、給電時、第１のスイッチを
介して電源に接続され、スタンバイ時、第２のスイッチ
を介して接地される。即ち、給電端子は、給電時、その
電源電圧に維持され、スタンバイ時、接地電位に移行す
る。

ＡＮＤ回路には、その一方の入力に給電端子側から高低
レベルが加えられ、その他方の入力にアナログ回路の出
力が加えられているので、両者の論理積により信号通過
条件の成立が給電に委ねられ、給電時にアナログ回路の
出力が通過し、スタンバイ時、アナログ回路の出力が遮
断される。

したがって、スタンバイ時、アナログ回路側に不要なス
イッチング信号等の出力が生しても、論理積条件が成立
していないＡＮＤ回路によって遮られ、ディジタル回路
への不要入力が回避され、ディジタル回路の誤動作が防
止される。

〔実　施　例〕

以下、この発明を図面に示した実施例を参照して詳細に
説明する。

第１図は、この発明のＣＭＯＳ回路のインターフェイス
の一実施例を示す。

ＣＭＯＳＩＣ２には、共通の基板上に、アナログ回路２
０と、その出力によって例えば論理動作を行うディジタ
ル回路２３とが併設されるとともに、アナログ回路２０
とディジタル回路２３との間には、アナログ回路２０の
スイッチング出力をディジタル回路２３側に加えるイン
ターフェイスとしてゲート回路２４が設置されている。

アナログ回路２０には、アナログ入力を増幅する手段と
して増幅器２００が設置され、ＩＣ２の外部端子として
設けられた給電端子２６には駆動電源から電源電圧Ａ　
Ｖ　Ｉ，ｏが加えられる。そして、この給電端子２６と
接地点との間には、スタンバイ時、導通して給電端子２
６の電位を接地レベルに移行させるためのスタンバイ回
路としてスイッチ３０が設置されている。

また、ゲート回路２４には、アナログ回路２０に対する
電源入力を信号通過条件にアナログ回路２０のスイッチ
ング出力を通過させるため、その一例としてＡＮＤ回路
２４０が設置されている。

このＡＮＤ回路２４０の一方の入力端子が電源入力側に
接続され、他方の入力端子がアナログ回路２０の増幅器
２００の出力部に接続されており、増幅器２００の出力
はアナログ回路２０の入力側に帰還されるようになって
いる。

そして、増幅器２００には、例えば、第２図に示すよう
な演算増幅器が用いられ、前段増幅部２０１、中段増幅
部２０２及び出力段増幅部２０３が設置されている。前
段増幅部２０１には、ＮＭＯＳトランジスタ（以下単に
Ｎチャネルトランジスタという）２０４、２０５からな
る差動対が設置され、Ｎチャネルトランジスタ２０４側
が逆相入力側、Ｎチャネルトランジスタ２０５が正相入
力側に設定され、Ｎチャネルトランジスタ２ｏ４のゲー
トが逆相入力端子２０６、Ｎチャネルトランジスタ２０
５のゲートが正相入力端子２０７に接続されている。そ
して、Ｎチャネルトランジスタ２０４、２０５のソース
側に定電流源としてのＮチャネルトランジスタ２０８が
接続され、Ｎチャネルトランジスタ２０４、２０５のド
レイン側に能動負荷としてカレントミラー回路を或すＰ
−ＭＯＳ｝ランジスタ（以下単にＰチャネルトランジス
タという）２０９、２１０が設置されている。中段増幅
部２０２には、Ｐチャネルトランジスタ２１Ｌ２１２か
らなる差動対が設置され、Ｐチャネルトランジスタ２１
１、２１２のソース側に電源電圧ＡＶｏｏが加えられ、
また、ドレイン側にＮチャネルトランジスタ２０８とゲ
ートが直結された定電流源を或すＮチャネルトランジス
タ２１３が接続されている。そして、給電端子２６に接
続される正電圧ライン２１４とＮチャネルトランジスタ
２０８、２１３のゲートとの間には、ダイオード接続さ
れたＰチャネルトランジスタ２１５が接続され、また、
各Ｎチャネルトランジスタ２０８、２１３のゲートと接
地点との間には、ダイオード接続されたＮチャネルトラ
ンジスタ２１６が接続され、各トランジスタ２１５、２
１６によってＮチャネルトランジスタ２０８、２１３の
ゲート電位が設定されている。また、出力段増幅部２０
３は、Ｐチャネルトランジスタ２１７、２１８、Ｎチャ
ネルトランジスタ２１９、２２０及び位相補償用のキャ
パシタ２２１から構威され、Ｎチャネルトランジスタ２
１９、２２０はカレント”ｓラ−回路を成している。し
たがって、正相入力端子２０７及び逆相入力端子２０６
に加えられたアナログ入力は、前段増幅部２０１、中段
増幅部２０２及び出力段増幅部２０３で増幅され、その
増幅出力が、ディジタル回路２３に入力すべきスイッチ
ング出力Ｖ０として取り出される。

このスイッチング出力Ｖ０がゲート回路２４を経て加え
られるディジタル回路２３には、その動作がアナログ回
路２０へ影響しないように、アナログ回路２０とは別の
駆動電源から給電を受けるための給電端子２８が設けら
れ、アナログ回路２０例の電源電圧ＡＶｏとは別系統の
電源電圧■。，が加えられている。

以上の構或とすれば、給電時、スイッチ３０が開かれて
給電端子２６に対し電源電圧Ａ　Ｖ　ｏ　ｏが加えられ
、一方、給電端子２８にも電源電圧ｖｌ）Ｄが加えられ
る。これによって、アナログ回路２０、ディジタル回路
２３及びゲート回路２４が動作状態となる。

そこで、増幅器２００に入力信号が加えられると、増幅
器２００で増幅され、その増幅出力であるスイッチング
出力Ｖ。がゲート回路２−４に加えられる。ＡＮＤ回路
２４０には、給電端子２６に加えられている電源電圧Ａ
ＶＤＩ１によってＨレベル入力が加えられているので、
ＡＮＤ条件が成立し、アナログ回路２０で得られている
スイッチング出力Ｖ。がＡＮＤ回路２４０を通してディ
ジタル回路２３に加えられる。そして、ディジタル回路
２３では、そのスイッチング出力ｖ０によって所定の論
理動作が行われる。

また、スタンバイ時には、給電端子２６に対する電源電
圧ＡＶＩ，。が解除されるとともに、スイッチ３０が閉
じられて給電端子２６は接地電位に保持される。このと
き、増幅器２００は動作を停止するとともに、ＡＮＤ回
路２４０の入力がＬレベルに移行するため、アナログ回
路２０の不定状態による不要な出力がゲート回路２４に
加えられても、ＡＮＤ条件が或立しないため、その出力
の通過を阻止する。したがって、スタンバイ時、アナロ
グ回路２０が不要なスイッチング信号を発しても、ゲー
ト回路２４によってアナログ回路２０とディジタル回路
２３とが遮断状態になるため、ディジタル回路２３側の
誤動作が防止される。

次に、第３図は、第１図に示したＣＭＯＳ回路のインタ
ーフェイスにスタンバイ回路として設置されているスイ
ンチ３０の具体的な構成例を示す。

即ち、電源側と給電端子２６との間には、給電端子２６
に対する電源電圧ＡＶＤＤを供給、遮断を切り換える第
１のスイッチとしてアナログスイッチ３１が設置され、
また、給電端子２６と接地点との間には、スタンバイ時
、給電端子２６を接地するための第２のスイッチとして
アナログスイッチ３２が設置されている。

そして、アナログスイッチ３ｌの正相入力部には、入力
端子３３を通じてスイッチ入力Ｓ１が加えられるととも
に、その逆相入力部には、スイッチ入力Ｓｌがインバー
タ３４を通じて反転されて加えられる。また、アナログ
スイッチ３２の正相入力部には、入力端子３５を通じて
スイッチ入力Ｓ２が加えられるとともに、その逆相入力
部には、スイッチ入力Ｓｚがインバータ３６を通じて反
転されて加えられる。

このような構戒とすれば、非スタンバイ時には、入力端
子３３に高（Ｈ）レベルのスイッチ入力Ｓ，が加えられ
るとともに、入力端子３５に低（Ｌ）レベルのスイッチ
入力Ｓ２が加えられる。

このとき、アナログスイッチ３１が導通状態となり、他
方のアナログスイッチ３２が遮断状態となる。したがっ
て、給電端子２６にはアナログスイッチ３ｌを通して電
源電圧ＡＶＤＩ１が加えられ、増幅器２００が動作状態
となる。この結果、増幅器２００で必要な増幅動作が行
われるとともに、その出力に基づいてディジタル回路２
３では所定の論理動作が行われる。

また、スタンバイ時には、入力端子３３にＬレベルのス
イッチ入力Ｓ，が加えられるとともに、入力端子３５に
Ｈレベルのスイッチ入力Ｓ２が加えられる。このとき、
アナログスイッチ３ｌが遮断状態になり、他方のアナロ
グスイッチ３２が導通状態となる。したがって、給電端
子２６に対する電源電圧ＡＶｎｏの供給が解除され、同
時に、給電端子２６は、アナログスイノチ３２を通じて
接地され、接地電位に保持される。

このように、アナログスイッチ３ｌの切換えで給電が切
り換えられるとともに、スタンバイ時、アナログスイッ
チ３２を通じて給電端子２６を接地電位に保持するため
、増幅器２００に流れるバイアス電流等からなるスタン
バイ電流が消去されるとともに、ＡＮＤ回路２４０のＡ
ＮＤ条件の成立を阻み、不定状態における増幅器２００
から発せられるスイッチング出力Ｖ。の通過を阻止し、
ディジタル回路２３の動作の信頼性が高められる。

次に、第４図は、第３図に示したＣＭＯＳ回路のインタ
ーフエイスの具体的な回路構威例を示す。

アナログ回路２０，ディジタル回路２３及びゲート回路
２４を形或する共通の基板としてＰ形の半導体基板４０
が用いられ、この半導体基板４０には、増幅器２００側
の例えば、Ｐチャネルトランジスタ２１８及びＮチャネ
ルトランジスタ２２０が形威されるとともに、この増幅
器２００の出力を受けるディジタル回路２３側のＰチャ
ネルトランジスタ２３１及びＮチャネルトランジスタ２
３２が形威されている。即ち、半導体基板４０の表面層
には、Ｎ形不純物の拡散等によってＰチャネルトランジ
スタ２１８の形或領域を威すＮ形領域としてＮ−ウェル
（ｗｅｌｌ）　　４　０　１が形威されるとともに、Ｎ
形不純物の拡散等によってＰチャネルトランジスタ２３
１の形戒領域を威すＮ形領域としてＮ−ウエル４０２が
形威されている。

Ｎ−ウエル４０１には、Ｐ形領域の選択的な形威により
、Ｐチャネルトランジスタ２１８のソース４０３及びド
レイン４０４が形成され、Ｎ形領域の選択的な形戒によ
り、チャネルストッパ４０５が形戒され、ソース４０３
及びドレイン４０４間のチャネルに対向してゲート４０
６が形威されている。このＰチャネルトランジスタ２１
８に隣接してＮ形不純物の拡散等によってＮチャネル１
・ランジスタ２２０のソース４０７及びドレイン４０８
が形威されるとともに、ソース４０７とＮウェル４０１
との間にはＰ形不純物の拡散等によってチャネルストツ
パ４０９が形威され、また、ソース４０７とドレイン４
０８の間のチャネルに対向してゲート４１０が形或され
ている。

また、Ｎ−ウエル４０２側には、Ｐチャネルトランジス
タ２３１のソース４１３、ドレイン４工４、チャネルス
トッパ４１５及びゲート４１６が形成され、このＮ−ウ
ェル４０２に隣接してＮチャネルトランジスタ２３２の
ソース４１７、ドレイン４１８、チャネルストツバ４１
９及びゲート４２０が同様に形或されている。

そして、Ｐチャネルトランジスタ２１８のソース４０３
及びチャネルストツパ４０５は、給電端子２６に配線導
体４２６を以て共通に接続されているとともに、給電端
子２６を通じてアナログスイッチ３工、３２に接続され
、非スタンバイ時、アナログスイッチ３１を通して電源
電圧Ａ　Ｖ　ｏ。が加えられ、また、スタンバイ時、ア
ナログスイッチ３２を通じて接地される。

そして、アナログスイッチ３１は、Ｎチャネルトランジ
スタ３１１及びＰチャネルトランジスタ３１２のそれぞ
れのソース間及びドレイン間を共通に接続したトランス
ファゲートで構成され、Ｎチャネルトランジスタ３１１
のゲートには、入力端子３３を通してスイッチ入力Ｓ１
が加えられ、また、Ｐチャネルトランジスタ３１２のゲ
ートにはそのスイッチ入力ＳＩがインバータ３４で反転
されて加えられている。また、給電端子２６と接地点と
の間に設置されたアナログスイッチ３２は、アナログス
イッチ３ｌと同様に、Ｎチャネルトランジスタ３２１及
びＰチャネルトランジスタ３２２のそれぞれのソース間
及びトレイン間を共通に接続したトランスファゲートで
構威され、Ｎチャネルトランジスタ３２１のゲートには
、入力端子３５を通じてスイノチ入力Ｓ２が加えられ、
また、Ｐチャネルトランジスタ３２２のゲートにはその
スイッチ入力Ｓ２がインバータ３６で反転されて加えら
れている。

また、Ｎチャネルトランジスタ２２０のソース４０７及
びチャネルストンパ４０９は、配線導体４２２で共通に
接地されている。

一方、ディジタル回路２３側のＰチャネルトランジスタ
２３１のソース４１３及びチャネルストッパ４１５は、
配線導体４２３で共通に接続されるとともに、ディジタ
ル回路２３側に設置されている電源に接続されて電源電
圧■，，が加えられている。また、Ｎチャネルトランジ
スタ２３２のソース４１７及びチャネルストツバ４１９
は、配線導体４２４で共通に接続されて接地されている
。

このような構或とすれば、非スタンバイ時、入力端子３
３にＨレベルのスイッチ入力ＳＩ、入力端子３５にＬレ
ベルのスイッチ入力Ｓ２が加えられると、アナログスイ
ッチ３１側のＮチャネルトランジスタ３１１及びＰチャ
ネルトランジスタ３１２が導通状態、アナログスイッチ
３２側のＮチャネルトランジスタ３２１及びＰチャネル
トランジスタ３２２が遮断状態となる。したがって、給
電端子２６に電源電圧Ａ　Ｖ　ｎ　ｏが加えられ、Ｐチ
ャネルトランジスタ２１８のソース４０３及びチャネル
ストッパ４０５に電源電圧ＡＶＤＤが加えられ、アナロ
グ回路２０側のＰチャネルトランジスタ２１８が動作状
態となる。この結果、増幅器２００では、必要な増幅動
作が行われ、その出力がディジタル回路２３に加えられ
る。

また、スタンバイ時、入力端子３３にＬレベルのスイッ
チ入力３１、入力端子３５にＨレベルのスイッチ入力Ｓ
２が加えられると、アナログスイッチ３２側のＮチャネ
ルトランジスタ３２１及びＰチャネルトランジスタ３２
２が導通状態、アナログスイッチ３１側のＮチャネルト
ランジスタ３１１及びＰチャネルトランジスタ３１２が
遮断状態となる。したがって、給電端子２６に対する電
源電圧ＡＶＩ，Ｉ，が解除されるとともに、Ｐチャネル
トランジスタ２１Ｂのソース４０３及びチャネルストッ
パ４０５がＮチャネルトランジスタ３２１及びＰチャネ
ルトランジスタ３２２を通じて接地され、接地電位に保
持される。したがって、スタンバイ時、増幅器２００側
のバイアス電流等からなるスタンバイ電流が確実に消去
されるとともに、ＡＮＤ回路２４０のＡＮＤ条件の戒立
を阻み、ディジタル回路２３例の誤動作が防止され、動
作の信頼性が高められる。

〔発明の効果］ 以上説明したように、この発明によれば、次のような効
果が得られる。

（ａ）　　簡単な構戒により、アナログ回路側からの不
要な出力を電源入力を信号通過条件として遮断した後、
スタンバイ時、ディジタル回路の誤動作を防止し、ＩＣ
のピンや動作モードに制限を受けることなく、動作の信
頼性を高めることができる。

（ｂ）　　アナログ回路の給電端子に対する給電を第１
のスイッチで切り換えるとともに、スタンバイ時、第２
のスイッチを介して給電端子を接地し、その接地レベル
への移行によってゲート回路として設置されたＡＮＤ回
路のＡＮＤ条件の或立を阻み、アナログ回路からの不要
な出力を遮断することができ、ディジタル回路の動作の
信頼性を高めることができる。

【図面の簡単な説明】

第１図はこの発明のＣＭＯＳ回路のインターフェイスの
一実施例を示す回路図、 第２図は第１図に示したＣＭＯＳ回路のインターフェイ
スにおける増幅器の具体的な回路構戒例を示す回路図、 第３図はこの発明のＣＭＯＳ回路のインターフエイスの
具体的な回路構或例を示す回路図、第４図は第３図に示
したＣＭＯＳ回路のインターフェイスの具体的な回路構
或例を示す図である。 ２・・・ＣＭＯＳ　ＩＣ　（ＣＭＯＳ回路）２０・・・
アナログ回路 ２３・・・ディジタル回路 ２４・・・ゲート回路 ２４０・・・ＡＮＤ回路 ２６・・・給電端子 ３１・・・アナログスイッチ（第１のスイッチ）３２・
・・アナログスイッチ（第２のスイッチ）４０・・・半
導体基板 ←一一一τ−−一一一−−−一 ２０ アナログ回路 第　　１　　図 （ＣＭＯＳ回路のインターフエイスの一実施例）一８６
ー −８８−

Claims (1)

1. 【特許請求の範囲】 １、共通の基板上にアナログ回路とディジタル回路とが
   併設されたＣＭＯＳ回路において、前記アナログ回路側
   の電源入力を信号通過条件として前記アナログ回路の出
   力を前記ディジタル回路に入力するゲート回路を設置し
   たことを特徴とするＣＭＯＳ回路のインターフェイス。 ２、共通の基板上にアナログ回路とディジタル回路とが
   併設されたＣＭＯＳ回路において、第１のスイッチを介
   して給電されるとともに、電源遮断時、第２のスイッチ
   を通して接地される給電端子を備えた前記アナログ回路
   の電源入力と、前記アナログ回路の出力との論理積を取
   るＡＮＤ回路を設置し、このＡＮＤ回路を通して得られ
   る前記アナログ回路の出力を前記ディジタル回路に入力
   することを特徴とするＣＭＯＳ回路のインターフェイス
   。