JPH0310359A - ディージーチェイン方式の制御装置 - Google Patents
ディージーチェイン方式の制御装置Info
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- JPH0310359A JPH0310359A JP1146014A JP14601489A JPH0310359A JP H0310359 A JPH0310359 A JP H0310359A JP 1146014 A JP1146014 A JP 1146014A JP 14601489 A JP14601489 A JP 14601489A JP H0310359 A JPH0310359 A JP H0310359A
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- bus
- signal
- external
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ティジ−チエイン方式で複数の装描か接続
された制御装置に関し−テイジーチェイン信号の障害が
発生した場合に、容易に障害箇所か発見できるようにし
たものである。
された制御装置に関し−テイジーチェイン信号の障害が
発生した場合に、容易に障害箇所か発見できるようにし
たものである。
第３図は例１えば特開昭６２１２５９６０号公報の第２
図に示された従来のデイジ−チエイン方式の；ＩｉＩ＋
御装置の構成ブロック図であり、第３図において、（
１）ハテータを送受する外部バス、（２）はバスマスタ
権（外部バス（１）についてデータを送受する権利を有
するものをいう）を有するＣＰＵ ＋ （３）はバスマ
スタ権をＣＰＵ （２）から譲渡されて外部バス（］）
ｆＸ−使用する外部装置で、複数がティジ−チエイン方
式でＣＰＵ （２）と接続される。（４）は外部バス（
１）を介してデータの授受を行い記憶するメモリである
。ＢＲは外部袋＠（３）からＣＰＵ （２）に対しバス
マスタ権を主張するバス要求信号、ＢＧはＣＰＵ （２
＋から外部装置（３）に対しバスマスタ権の承認をする
バス承認信号、ＢＧＡＣＫは外部装置（３）がバスマス
タ権の獲得を確認するバス確認信号である。
図に示された従来のデイジ−チエイン方式の；ＩｉＩ＋
御装置の構成ブロック図であり、第３図において、（
１）ハテータを送受する外部バス、（２）はバスマスタ
権（外部バス（１）についてデータを送受する権利を有
するものをいう）を有するＣＰＵ ＋ （３）はバスマ
スタ権をＣＰＵ （２）から譲渡されて外部バス（］）
ｆＸ−使用する外部装置で、複数がティジ−チエイン方
式でＣＰＵ （２）と接続される。（４）は外部バス（
１）を介してデータの授受を行い記憶するメモリである
。ＢＲは外部袋＠（３）からＣＰＵ （２）に対しバス
マスタ権を主張するバス要求信号、ＢＧはＣＰＵ （２
＋から外部装置（３）に対しバスマスタ権の承認をする
バス承認信号、ＢＧＡＣＫは外部装置（３）がバスマス
タ権の獲得を確認するバス確認信号である。
また、第４図は外部装置１°ＨＨ（がＤＭＡ （Ｄｉ
ｒ ｅ ｃもＭｅｍｏｒｙＡｃｃｅｓｓ ｃｏｎｔｒｏ
ｌｌｅｒ）のようにバスマスタ権の譲渡をうけ才、全て
バスマスタ権をもつＣＰＵ （２１の管理下でデータ送
受を行うような外部装置Ｃ（υを用いた場合における従
来のティジ−チエイン方式の制御装置の構成ブロック図
である。第４図において、（１） 、 ＋２１ 、 ＋
４１は第３図と同一であり説明は省略する。
ｒ ｅ ｃもＭｅｍｏｒｙＡｃｃｅｓｓ ｃｏｎｔｒｏ
ｌｌｅｒ）のようにバスマスタ権の譲渡をうけ才、全て
バスマスタ権をもつＣＰＵ （２１の管理下でデータ送
受を行うような外部装置Ｃ（υを用いた場合における従
来のティジ−チエイン方式の制御装置の構成ブロック図
である。第４図において、（１） 、 ＋２１ 、 ＋
４１は第３図と同一であり説明は省略する。
ＩＴＲは、外部装置６］）からＣＰＵ （２）に対し割
込要求を発生する割込要求信号、ＩＴＡはＣＰＵ （２
＋から外部装置ＯＤに対し割込受付を行ったことを示す
割込応答信号、ＩＴＲＰＹは外部装置ＯＤがＩＴＡを受
取ったことを示す割込返送信号である。０υはＣＰＵ
［２１の管理下で外部バス（１）を介してデータの送受
を行う外部装置で、複数がデイジ−チエイン方式でＣＰ
Ｕ （２）と接続される。
込要求を発生する割込要求信号、ＩＴＡはＣＰＵ （２
＋から外部装置ＯＤに対し割込受付を行ったことを示す
割込応答信号、ＩＴＲＰＹは外部装置ＯＤがＩＴＡを受
取ったことを示す割込返送信号である。０υはＣＰＵ
［２１の管理下で外部バス（１）を介してデータの送受
を行う外部装置で、複数がデイジ−チエイン方式でＣＰ
Ｕ （２）と接続される。
次に動作について第３図から説明する。
ここでは外部装置（３）の・）ちＤＭ’Ａ２かバスマス
タ権を主張する場合を例にとり説明する。ＤＭＡ２はバ
ス要求信号（ＢＲ） ｆｐ ＣＰＵ （２）に対し主張
する。ＣＰＵ（２）は現在実行中の最後のバスサイクル
が完了した（３） 後にバスマスや権を解放し、バス承認信号（ＢＧ）ｊ”
、ｒ出力する。このバス承認信号（ＢＧ）はティジ−チ
エイン方式で接続されているので、まずＤＭＡ １に送
られる。ＤＭＡ １はバス要求信号（ＢＲ）を出力して
いないので、バス承認信号（ＢＧ）を次のＤＭ’Ａ、２
に送る。
タ権を主張する場合を例にとり説明する。ＤＭＡ２はバ
ス要求信号（ＢＲ） ｆｐ ＣＰＵ （２）に対し主張
する。ＣＰＵ（２）は現在実行中の最後のバスサイクル
が完了した（３） 後にバスマスや権を解放し、バス承認信号（ＢＧ）ｊ”
、ｒ出力する。このバス承認信号（ＢＧ）はティジ−チ
エイン方式で接続されているので、まずＤＭＡ １に送
られる。ＤＭＡ １はバス要求信号（ＢＲ）を出力して
いないので、バス承認信号（ＢＧ）を次のＤＭ’Ａ、２
に送る。
ＤＭＡ２はバス要求信号（ＢＲ）を出力しているので、
バス承認信号（ＢＧ）をＤＭＡ３に送ることはぜ才、バ
ス確認信号（ＢＧＡＣＫ）をＣＰＵ（２）に伝える。こ
のまうにして、バスマスタ権はＣＰＵ （２）からＤＭ
Ａ２に移動し、ＤＭＡ ２はメモリ（４）に対し必萼な
処理を行う、。
バス承認信号（ＢＧ）をＤＭＡ３に送ることはぜ才、バ
ス確認信号（ＢＧＡＣＫ）をＣＰＵ（２）に伝える。こ
のまうにして、バスマスタ権はＣＰＵ （２）からＤＭ
Ａ２に移動し、ＤＭＡ ２はメモリ（４）に対し必萼な
処理を行う、。
次に第４図について説明する。
ここでは外部装ｆＭｉ Ｏυのうちｌ０Ｃ２が割込要求
を発生する場合を例にとり説明する。ｌ０Ｃ２は割込要
求信号（ＩＴＲ）をＣＰＵ （２）に対し出力する。Ｃ
ＰＵ （２＋は割込要求信号（ＩＴＲ）を受付ると割込
応答信号（ＩＴＡ）を出力する。この割込応答信号（Ｉ
ＴＡ）はティジ−チエイン方式で接続されているので、
まずｌ０ＣＩに送られる。ＩＯＣ】は割込要求信号（Ｉ
ＴＲ）を出力していないので、割込応答信号（ＩＴＡ）
を次のｌ０Ｃ２に送る。ｌ０Ｃ２は割込要求信号（ＩＴ
Ｒ）を（４） 出力しているので、割込応答信号（ＩＴＡ）をｌ０Ｃ３
に送ることはせず、割込返送信号（ＩＴＲＰＹ）をＣＰ
Ｕ（２）に伝え、同時に外部バス（１）を介して、ＩＯ
Ｃ番号（図示せず）をＣＰＵ （２）に伝える。ＣＰＵ
（２）は割込返送信号（ＩＴＲＰＹ）を受けとると、
割込応答信号（ＩＴＡ）を無意側にする。ｌ０Ｃ２は割
込応答信号（ＩＴＡ）が無意側になると一割込要求信号
（ＩＴＲ）の出力を止め、かつ割込返送信号（ＩＴＲＰ
Ｙ）を無意側にし、同時に外部バス（１）に出力してい
たＩＯＣ番号の出力を止める。このようにしてＣＰＵ
（２）と外部装置６］）の間で一連の割込処理か行われ
る。
を発生する場合を例にとり説明する。ｌ０Ｃ２は割込要
求信号（ＩＴＲ）をＣＰＵ （２）に対し出力する。Ｃ
ＰＵ （２＋は割込要求信号（ＩＴＲ）を受付ると割込
応答信号（ＩＴＡ）を出力する。この割込応答信号（Ｉ
ＴＡ）はティジ−チエイン方式で接続されているので、
まずｌ０ＣＩに送られる。ＩＯＣ】は割込要求信号（Ｉ
ＴＲ）を出力していないので、割込応答信号（ＩＴＡ）
を次のｌ０Ｃ２に送る。ｌ０Ｃ２は割込要求信号（ＩＴ
Ｒ）を（４） 出力しているので、割込応答信号（ＩＴＡ）をｌ０Ｃ３
に送ることはせず、割込返送信号（ＩＴＲＰＹ）をＣＰ
Ｕ（２）に伝え、同時に外部バス（１）を介して、ＩＯ
Ｃ番号（図示せず）をＣＰＵ （２）に伝える。ＣＰＵ
（２）は割込返送信号（ＩＴＲＰＹ）を受けとると、
割込応答信号（ＩＴＡ）を無意側にする。ｌ０Ｃ２は割
込応答信号（ＩＴＡ）が無意側になると一割込要求信号
（ＩＴＲ）の出力を止め、かつ割込返送信号（ＩＴＲＰ
Ｙ）を無意側にし、同時に外部バス（１）に出力してい
たＩＯＣ番号の出力を止める。このようにしてＣＰＵ
（２）と外部装置６］）の間で一連の割込処理か行われ
る。
従来のティジ−チエイン方式のｊｌＪｌｊ御装置は以上
のように構成されているので、外部装Ｍ Ｌ３） 、
Ｃ（］）のうち１つがティジ−チエインの信号（ＢＧ）
、 （ＩＴＡ）に障害を起こすと、ティジ−チエイン
の後に続く装’ｔｂ“では、バスマスタ権の獲得ができ
ないとか、割込要求に対する処理がいつまでたっても行
われないとかの課題かあった。
のように構成されているので、外部装Ｍ Ｌ３） 、
Ｃ（］）のうち１つがティジ−チエインの信号（ＢＧ）
、 （ＩＴＡ）に障害を起こすと、ティジ−チエイン
の後に続く装’ｔｂ“では、バスマスタ権の獲得ができ
ないとか、割込要求に対する処理がいつまでたっても行
われないとかの課題かあった。
この発明は上記のような課題を解消するためになされた
もので、デイジ−チエイン上の障害部位が早期に発見で
きるようにしたティジ−チエインの制御装置を得ること
を目的とする。
もので、デイジ−チエイン上の障害部位が早期に発見で
きるようにしたティジ−チエインの制御装置を得ること
を目的とする。
この発明に係るデイジ−チエイン方式の′ｌｌｉ制御装
置は、外部バスのマスタ権を有するＣＰＵと、このＣＰ
Ｕ下でデータ送受を行う外部装置と前記ＣＰＵとはティ
ジ−チエイン方式の接続形態トナーンテシ）で。
置は、外部バスのマスタ権を有するＣＰＵと、このＣＰ
Ｕ下でデータ送受を行う外部装置と前記ＣＰＵとはティ
ジ−チエイン方式の接続形態トナーンテシ）で。
かつ、ＣＰＵに対する要求信号はバス形を店とな−）て
いても、どの外部装置から要求を出しているかり・個別
に監視できるようにしたものである。
いても、どの外部装置から要求を出しているかり・個別
に監視できるようにしたものである。
この発明Ｅこおける外部装置゛からＣＰＵへの要求信号
をＬ 視し、前段のティジーチエイン信号に障害が発生
した場合でも、障害箇所をとびこして、要求信号に対す
る処理が即座にできるように作用する。
をＬ 視し、前段のティジーチエイン信号に障害が発生
した場合でも、障害箇所をとびこして、要求信号に対す
る処理が即座にできるように作用する。
以下、この発明の一実施例を図について説明する。
第１図において、（１） 、 （２） 、 （３） 、
（４） 、 （ＢＲ） 、 （ＢＧ）。
（４） 、 （ＢＲ） 、 （ＢＧ）。
（ＢＧＡＣＫ）は第３図と同一であり説明は省略する。
（７）はティジ−チエイン信号のモニタとバイパスを行
う回路、００はＯＲケート、０３はＣＰＵ ｉ２＋の命
令により制御される出力ポート、０小は要求信号出力ケ
ートの前段状態を入力し、ＣＰＵ （２）で監視するた
めの人力ポート−０９は要求信号出力ゲートである。
う回路、００はＯＲケート、０３はＣＰＵ ｉ２＋の命
令により制御される出力ポート、０小は要求信号出力ケ
ートの前段状態を入力し、ＣＰＵ （２）で監視するた
めの人力ポート−０９は要求信号出力ゲートである。
次に動作について説明する。
ここでは外部装置（３）のうちＤＭＡ ２かバスマスタ
権を主張し、外部装置（３）のうちＤＭＡ 】でティジ
−チエイン信号の障害が発生した場合を例にとり説明す
る。
権を主張し、外部装置（３）のうちＤＭＡ 】でティジ
−チエイン信号の障害が発生した場合を例にとり説明す
る。
ＤＭＡ ２はバフ要求信号（ＢＲ）をＣＰＵ （２）に
対し主張する。ＣＰＵ （２＋は現在実行中の最後のバ
スサイクルが完了した後にバスマス全権を解放し、バス
承認信号（ＢＧ）を出力する。
対し主張する。ＣＰＵ （２＋は現在実行中の最後のバ
スサイクルが完了した後にバスマス全権を解放し、バス
承認信号（ＢＧ）を出力する。
このバス承認信号（ＢＧ）はティジ−チエイン方式で接
続されているので、まずＤＭＡ１に送られる。
続されているので、まずＤＭＡ１に送られる。
ＤＩＶＩＡ］はバス要求信号（ＢＲ）を出力していない
ので、本来はバス承認信号（ＢＧ）を次のＤＭＡ２に送
るが、ＤＭＡＩのバス承認信号（ＢＧ）の出力回路等に
障害が発生して−ＤＭＡ １はバス承認信号（ＢＧ）を
ＤＭＡ、２に送れない状態にある。従−）でＤＭＡ２は
バス要求信号（ＢＲ）の出力を継続し−バス確認信号（
ＢＧＡＣＫ）もＣＰＵ （２）に伝えることができない
状態となる。
ので、本来はバス承認信号（ＢＧ）を次のＤＭＡ２に送
るが、ＤＭＡＩのバス承認信号（ＢＧ）の出力回路等に
障害が発生して−ＤＭＡ １はバス承認信号（ＢＧ）を
ＤＭＡ、２に送れない状態にある。従−）でＤＭＡ２は
バス要求信号（ＢＲ）の出力を継続し−バス確認信号（
ＢＧＡＣＫ）もＣＰＵ （２）に伝えることができない
状態となる。
この状態におちいると−ＣＰＵ （２）は一定時間以上
バス確認信号（ＢＧＡＣＫ）が返送されないことを検知
して（図示せず）−外部バス（１）を介して人力ポート
α４経由によるバス要求信号出力ゲート０９の前段の状
態を読みとり、ＤＭＡ２からバス要求信号（ＢＲ）を出
力していることを知る。
バス確認信号（ＢＧＡＣＫ）が返送されないことを検知
して（図示せず）−外部バス（１）を介して人力ポート
α４経由によるバス要求信号出力ゲート０９の前段の状
態を読みとり、ＤＭＡ２からバス要求信号（ＢＲ）を出
力していることを知る。
一方、ＣＰＵ （２）は外部バス（１）を介して出力ポ
ート０３からの出力がバス承認信号（ＢＣ）と等価とな
るまうに制御する。この出力ポート０３の出力は、−斉
に有意にすることはせず、１点づつ有意となるように制
御される。
ート０３からの出力がバス承認信号（ＢＣ）と等価とな
るまうに制御する。この出力ポート０３の出力は、−斉
に有意にすることはせず、１点づつ有意となるように制
御される。
従って、ＣＰＵ （２）はＤＭＡＩとＤＩＶＪＡ２との
間に設けられたＯＲケート０１への出力ポートαａの出
力を有意（こする。
間に設けられたＯＲケート０１への出力ポートαａの出
力を有意（こする。
ＤＭＡ２へは上記動作によりバス承２認信号（ＢＧ）が
入力される。さらにＤＭＡ２はバフ要求信号（ＢＲ）を
出力しているので、バス承認信号（ＢＧ）をＤＭＡ ３
に送ることはせす−バス確認信号（ＢＧＡＣＩＯｆ／Ｃ
ＰＵ （２）に伝える。
入力される。さらにＤＭＡ２はバフ要求信号（ＢＲ）を
出力しているので、バス承認信号（ＢＧ）をＤＭＡ ３
に送ることはせす−バス確認信号（ＢＧＡＣＩＯｆ／Ｃ
ＰＵ （２）に伝える。
以上の動作により、ＤＭＡＩがバス承認信号（ＢＧ）を
ＤＭＡ２に伝えることかで入ないような障害が起こって
も、バスマス全権はＣＰＵ （２１からＤＭＡ２に移動
し、ＤＭＡ２はメモリ（４）に対し必要な処理を行う。
ＤＭＡ２に伝えることかで入ないような障害が起こって
も、バスマス全権はＣＰＵ （２１からＤＭＡ２に移動
し、ＤＭＡ２はメモリ（４）に対し必要な処理を行う。
なお、十記実施例では、外部装置にバスマスタ権の移行
を要求するものを示したが、徳２図のように外部装置に
バスマスタ権の移行は要求せず、割込橡求を行うものを
用いてもよい。次に第２図について説明する。
を要求するものを示したが、徳２図のように外部装置に
バスマスタ権の移行は要求せず、割込橡求を行うものを
用いてもよい。次に第２図について説明する。
（１） 、 ＋２） 、 Ｃｉ１＋ 、 ＋４） 、
（ＩＴＲ） 、 （ＩＴＡ） 、 （ＩＴＲＰＹ）は第
４図と同一のため説、明は省略する。また（７） 、
（８）。
（ＩＴＲ） 、 （ＩＴＡ） 、 （ＩＴＲＰＹ）は第
４図と同一のため説、明は省略する。また（７） 、
（８）。
（９）は第１図と同一のため説明は省略する。次に動作
について説明する。
について説明する。
ここでは外部装置Ｏυのうちｌ０Ｃ２か割込要求を発生
し、外部装置ε１゛６Ｄのうち１０Ｃ１でデイジ−チエ
イン信号の障害か発生した場合を例にとり説明する。
し、外部装置ε１゛６Ｄのうち１０Ｃ１でデイジ−チエ
イン信号の障害か発生した場合を例にとり説明する。
ｌ０Ｃ２は否１１込要求信号（ＩＴＲ）をＣＰ Ｕ （
２１に対し出力する。ＣＰＵ （２）は割込要求信号（
Ｉ’ｌＲ）を受付けると割込応答信号（ＩＴＡ）を出力
する。この割込応答信号（ＩＴＡ）はティジ−チエイン
方式で接続されているので、まずｌ０ＣＩに送られる。
２１に対し出力する。ＣＰＵ （２）は割込要求信号（
Ｉ’ｌＲ）を受付けると割込応答信号（ＩＴＡ）を出力
する。この割込応答信号（ＩＴＡ）はティジ−チエイン
方式で接続されているので、まずｌ０ＣＩに送られる。
ｌ０ＣＩは割込要求信号（ＩＴＲ） ｆＰ出力していな
いので、本来は割込応答信号（ＩＴＡ）を次のｌ０Ｃ２
に送るか、■ＯＣ１の割込応答信号（ＩＴＡ）の出力回
路等に障害が発生して、ｌ０ＣＩは割込応答信号（ＩＴ
Ａ）をｌ０Ｃ２に送れない状態にある。従ってｌ０Ｃ２
は割込要求信号（ＩＴＲ）の出力を継続し、割込返送信
号（ＩＴＲＰＹ）、ＩＯＣ番号（図示ゼオ）もＣＰＵ
（２）に伝えることかできない状態となる。
いので、本来は割込応答信号（ＩＴＡ）を次のｌ０Ｃ２
に送るか、■ＯＣ１の割込応答信号（ＩＴＡ）の出力回
路等に障害が発生して、ｌ０ＣＩは割込応答信号（ＩＴ
Ａ）をｌ０Ｃ２に送れない状態にある。従ってｌ０Ｃ２
は割込要求信号（ＩＴＲ）の出力を継続し、割込返送信
号（ＩＴＲＰＹ）、ＩＯＣ番号（図示ゼオ）もＣＰＵ
（２）に伝えることかできない状態となる。
この状態におちいると、ＣＰＵ （２）は一定時間以上
、割込返送信号（ＩＴＲＰＹ）が返送されないことを検
知して（図示せず）−外部バス（１） ｊｐ介して入力
ポート（１４）経由による割込要求信号出力ケートａＩ
１９の前段の状態を読みとり、ｌ０Ｃ２から割込要求信
号（ＩＴＲ）を出力していることを知る１、 一方、 ＣＰ’Ｕ （２）は、外部バス（１）を介して
出力ポート０３からの出力が割込応答信号（ＩＴＡ）と
等価となるように制御する。この出力ポートａ３の出力
は、−斉に有意にすることはせ才、１点づつ有意となる
ように制御される。
、割込返送信号（ＩＴＲＰＹ）が返送されないことを検
知して（図示せず）−外部バス（１） ｊｐ介して入力
ポート（１４）経由による割込要求信号出力ケートａＩ
１９の前段の状態を読みとり、ｌ０Ｃ２から割込要求信
号（ＩＴＲ）を出力していることを知る１、 一方、 ＣＰ’Ｕ （２）は、外部バス（１）を介して
出力ポート０３からの出力が割込応答信号（ＩＴＡ）と
等価となるように制御する。この出力ポートａ３の出力
は、−斉に有意にすることはせ才、１点づつ有意となる
ように制御される。
従って、ＣＰＵ （２）はｌ０ＣＩとｌ０Ｃ２との間に
設けられたＯＲケート００への出力ポートαＪの出力を
有意にする。
設けられたＯＲケート００への出力ポートαＪの出力を
有意にする。
以上の動作により、 ＩＯＣ］か割込応答信号（ＩＴＡ
）をｌ０Ｃ２に伝えることかできないような障害か起こ
っても、ＣＰＵ ｉ２）と外部装置Ｃ３］）との間で一
連の割込処理が行える。
）をｌ０Ｃ２に伝えることかできないような障害か起こ
っても、ＣＰＵ ｉ２）と外部装置Ｃ３］）との間で一
連の割込処理が行える。
また、第１図、第２図とも外部装置ｎは３台までの例で
説明したか、外部装置すｊの台数に応じてモニ々とバイ
パスを行う回路（７）のＯＲケートθＱと出力ポートθ
３の出力本数と、人力ポート０沿の入力本数を増やせば
５上記実施例と同様の効果を奏する。
説明したか、外部装置すｊの台数に応じてモニ々とバイ
パスを行う回路（７）のＯＲケートθＱと出力ポートθ
３の出力本数と、人力ポート０沿の入力本数を増やせば
５上記実施例と同様の効果を奏する。
上記実施例では、出力ポート０３を用いて障害のある外
部装置０］）を切離すようにしたが、出力ポートα３や
ＯＲゲート００ ｌＰ用いず、入力ポートＱ４１のみで
監視するようにしてもよい。また、外部装置“Ｃ３］）
から入力ポート０４＋への入力はバス要求信号（ＢＲ）
または割込要求信号（ＩＴＲ）をｊＩ′、を接監視する
ようにしてもよい。尚入カポ−１−０４１では、異状状
ｆルを表示ランプ等による表示、音声出力による伝達、
外部出力信号の送出等を出力してもよい。
部装置０］）を切離すようにしたが、出力ポートα３や
ＯＲゲート００ ｌＰ用いず、入力ポートＱ４１のみで
監視するようにしてもよい。また、外部装置“Ｃ３］）
から入力ポート０４＋への入力はバス要求信号（ＢＲ）
または割込要求信号（ＩＴＲ）をｊＩ′、を接監視する
ようにしてもよい。尚入カポ−１−０４１では、異状状
ｆルを表示ランプ等による表示、音声出力による伝達、
外部出力信号の送出等を出力してもよい。
一方−ＣＰＵ （２）は、外部バス（１）を介して出力
ポートα３からの出力が割込応答信号（ＩＴＡ）と等価
となるようにイｔｉ制御する。
ポートα３からの出力が割込応答信号（ＩＴＡ）と等価
となるようにイｔｉ制御する。
この出力ポートαＪの出力は一一一斉に有意にすること
はせず、１点づつ有意となるように１ｊ制御される。
はせず、１点づつ有意となるように１ｊ制御される。
従って−ＣＰＵ（２）はｌ０ＣＩとｌ０Ｃ２との間に設
けられたＯＲケートＯＱへの出力ポートＯＪの出力を有
意にする。
けられたＯＲケートＯＱへの出力ポートＯＪの出力を有
意にする。
以上の動作により、工ＯＣ】が割込応答信号（ＩＴＡ）
をｌ０Ｃ２に伝えることができないような障害か起こ−
）でも、ＣＰＵ （２）と外部装置６ｃ３℃との間で一
連の割込処理が行える。
をｌ０Ｃ２に伝えることができないような障害か起こ−
）でも、ＣＰＵ （２）と外部装置６ｃ３℃との間で一
連の割込処理が行える。
また、第１図、第２図とも外ｇｌ（装置”は３台までの
例で説明したか、外部装置の台数に応じてモニタとバイ
パスを行う回路（７）の排他的論理和（８）と、タイマ
α１）と−フ１１ツブ・フロ・ツブ（ロ）と＋ ＯＲケ
ート００ト、出力ポートα３の出力本数と、入力ポート
α滲の入力本数を増やせば、上記実施ケと同様の効果を
奏する。
例で説明したか、外部装置の台数に応じてモニタとバイ
パスを行う回路（７）の排他的論理和（８）と、タイマ
α１）と−フ１１ツブ・フロ・ツブ（ロ）と＋ ＯＲケ
ート００ト、出力ポートα３の出力本数と、入力ポート
α滲の入力本数を増やせば、上記実施ケと同様の効果を
奏する。
」−記実層側では、出力ポートαＪを用いて障害のある
外部装ｇ Ｃ１υを切離すようにしたが、出力ポート０
３やＯＲケ−１・Ｃ４を用い才、排他的論理和（８）、
タイマ０υ、フ１１・ツブフロップＯ２による異状検出
手段と入力ポート０４１のみで監視するようにして≠）
よい。
外部装ｇ Ｃ１υを切離すようにしたが、出力ポート０
３やＯＲケ−１・Ｃ４を用い才、排他的論理和（８）、
タイマ０υ、フ１１・ツブフロップＯ２による異状検出
手段と入力ポート０４１のみで監視するようにして≠）
よい。
以上のように、この発明によれば、外部装置のデイジ−
チエイン信号に障害が発生しても、どの外部装置から要
求信号を出力しているかが判るように構成したの゛Ｃ１
要求信号に対する処理が早期発見できる効果かある。
チエイン信号に障害が発生しても、どの外部装置から要
求信号を出力しているかが判るように構成したの゛Ｃ１
要求信号に対する処理が早期発見できる効果かある。
第１図はこの発明の一実施例によるティジ−チエイン方
式の１モ制御装ｆＳｊの構成ブロック図、第２図はこの
発明の仲の実施例を示すティジ−チエイン方式の制御装
置の構成プロ・ツク図、第３図と第４図は従来のティジ
−チエイン方式のｊｌｉ制御装謔の構成ブロック図であ
る。 （１）は外部バス、（２）はＣＰＵ、（３）とＣ３υは
外部装置、（ＢＧ）と（ＩＴＡ）はデイジ−チエイン信
号、α帽よ入力ポート。 なお、図中、同一符号は同一、又は相当部分を示す。
式の１モ制御装ｆＳｊの構成ブロック図、第２図はこの
発明の仲の実施例を示すティジ−チエイン方式の制御装
置の構成プロ・ツク図、第３図と第４図は従来のティジ
−チエイン方式のｊｌｉ制御装謔の構成ブロック図であ
る。 （１）は外部バス、（２）はＣＰＵ、（３）とＣ３υは
外部装置、（ＢＧ）と（ＩＴＡ）はデイジ−チエイン信
号、α帽よ入力ポート。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- （１）外部バスのバスマスタ権を有するＣＰＵと、この
ＣＰＵ下でデータ伝送を行なう複数の外部装置と、この
外部装置と前記ＣＰＵとはデイージーチエイン方式の接
続状態をとるデイージーチエイン方式の制御装置におい
て、 上記ＣＰＵがディージーチエイン信号を出力した後、所
定時間内に上記外部装置にバスマスタ権または割り込み
要求の許可が与えられないと、上記ＣＰＵからの指令に
より上記外部装置から上記ＣＰＵに対して出力するバス
要求信号または割り込み要求信号の状態を監視して異状
を検出すると共に、この検出信号を上記ＣＰＵへ入力す
る入力ポートを備えたことを特徴とするデイージーチエ
イン方式の制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1146014A JPH0310359A (ja) | 1989-06-07 | 1989-06-07 | ディージーチェイン方式の制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1146014A JPH0310359A (ja) | 1989-06-07 | 1989-06-07 | ディージーチェイン方式の制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0310359A true JPH0310359A (ja) | 1991-01-17 |
Family
ID=15398143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1146014A Pending JPH0310359A (ja) | 1989-06-07 | 1989-06-07 | ディージーチェイン方式の制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0310359A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102328871A (zh) * | 2010-07-12 | 2012-01-25 | 株式会社日立制作所 | 乘客传送设备的扶手检查装置和乘客传送设备的维修方法 |
-
1989
- 1989-06-07 JP JP1146014A patent/JPH0310359A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102328871A (zh) * | 2010-07-12 | 2012-01-25 | 株式会社日立制作所 | 乘客传送设备的扶手检查装置和乘客传送设备的维修方法 |
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