JPH0310358A - ディージーチェイン方式の制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ティージ−チエイン方式で複数の装置が接
続された制御装置に関し、ディージ−チェイン信号の障
害か発生した場合に、容易に障害箇所を切離すことかで
きるようにしたものである。

〔従来の技術〕

第３図は例えば特開昭６２−１２５９６０号公報の第２
図に示された従来のティジ−チエイン方式の制御御装仏
゛の構成ブロック図であり、第３図において、（１）ハ
テークを送受する外部バス、（２）はバスマスタ権（外
部バス（１）についてデータを送受する権利を有するも
のをいう）を有するＣＰＵ、（３）はバスマスタ権をＣ
ＰＵ　（２］から譲渡されて外部バス（１）を使用する
外部装置で、複数かデイジ−チエイン方式でＣＰＵ　（
２）と接続される。（４）は外部バス（１）ヲ介してデ
ータの授受を行い記憶するメモリである。ＢＲは外部装
置（３）からＣＰＵ　（２１に対しバスマスタ権を主張
するバス要求信号、ＢＧはＣＰＵ　（２）から外部装置
（３）に対しバスマスタ権の承認をするバス承認信号、
ＢＧＡＣＫは外部装置ξ（３）かバスマスタ権の獲得を
確認するバス確認信号である。

また、第４図は外部装置°がＤＭＡ　（Ｄｉｒｏｃｔ、
　ＭｏｍｏｒｙＡｃｃｅｓｓｏｏｎｔｒｏｌｌｅｒ）の
ようにバスマスタ権の瞳渡をうけ才、全てバスマスタ権
をもつＣＰＵ　（２＋の管理下でテーク送受を行うよう
な外部装＠ｆ　Ｇｌ）を用いた場合における従来のティ
ジ−チエイン方式のｆｌｒ制御装首の構成ブロック図で
ある。

第４図において、（１）　、　（２１、ｔ４１は第３図
と同一であり説明は省略する。

ＩＴＲは、外部装置ＧＩ）からＣＰＵ　（２）に対し割
込要求を発生する古１１込要求信号、ＩＴＡはＣＰＵ　
（２）から外部装置０υに対し割込受伺を行ったことを
示す割込応答信号、ＩＴＲＰＹは外１部装埴ＯυがＩＴ
Ａを受取ったことを示す割込返送信号である。ＯＩ）は
ＣＰＵ　（２）の管理下で外部バス（１）５−介してテ
ークの送受を行う外部装Ｌ゛で、複数かデイジ−チエイ
ン方式でＣＰＵ　（２）と接続される。

次に動作にりいて第３図から説明する。

ここでは外部装置（３）のうちＤＭＡ２がバスマスタ権
を主張する場合を例にとり説明する。ＤＭＡ２はバス要
求信号（ＢＲ）をＣＰＵ　（２）に対し主張する。ＣＰ
Ｕ（２）は現在実行中の最後のバスサイクルが完了した
後にバスマスタ権を解放し、バス承認信号（ＢＧ）　％
出力する。このバス承認信号（ＢＧ）はティジ−チエイ
ン方式で接続されているので、まずＤＭＡ　ｉに送られ
る。ＤＭＡ　ｌはバス典求槽号（ＢＲ）を出力していな
いので、バス承認信号（ＢＧ）を次のＤＭＡ　２に送る
。

ＤＭＡ２はバス要求信号（ＢＲ）を出力しているので、
バス承認イ言号（ＢＧ）をＤＭＡ　３に送ることはせず
、バス確認信号（ＢＧ　ＡＣＫ　）をＣＰＵ　（２）に
伝える。このようにして、バスマスタ権はＣＰＵ　（２
＋からＤＭＡ　２に移動し、ＤＭＡ　２はメモリ（４）
に対し必要な処理を行う。

次に第４図について説明する。

ここでは外部装置Ｃ（１１のうちｌ０Ｃ２が割込要求を
発生する場合を例にとり説明する。ｌ０Ｃ２は割込要求
信号（ＩＴＲ）をＣＰＵ　（２）に対し出力する。ＣＰ
Ｕ　Ｆ２）は割込要求信号（ＩＴＲ）を受付ると割込応
答信号（ＩＴＡ）を出力する。この割込応答信号（ＩＴ
Ｊ、）はデイジ−チエイン方式で接続されているので、
まずｌ０Ｃ１に送られる。ｌ０ＣＩは割込要求信号（Ｉ
ＴＲ）を出力していないので一割込応答信号（ＩＴＡ）
を次のｌ０Ｃ２に送る。ｌ０Ｃ２は割込要求信号（ＩＴ
Ｒ）を出力しているので、割込応答信号（ＩＴＡ）　５
．　ｌ０Ｃ３に送ることはせ才、割込返送信号（Ｉ　Ｔ
ＲＰＹ　）をＣＰＵ（２）に伝え、同時に外部バス（１
）を介して、ＩＯＣ番号（図示せず）をＣＰＵ　（２）
に伝える。ＣＰＵ　（２）は割込返送信号（ＩＴＲＰＹ
）を受けとると、割込応答信号（ＩＴＡ）を無意側にす
る。ｌ０Ｃ２は割込応答信号（ＩＴＡ）が無意側になる
と割込要求信号（ＩＴＲ）の出力を止め、かつ割込返送
信号（ＩＴＲＰＹ）を無意側にし、同時に外部バス（１
）に出力していたＩＯＣ番号の出力を止める。このよう
にしてＣＰＵ　（２）と外部装置０］）の間で一連の割
込処理が行われる。

〔発明が解決しようとする課題〕

従来のティジ−チエイン方式の制御装置は以上のように
構成されているので、外部装置（３）＋　ＣＨＩ）のう
ち１つがデイジ−チエイン上の信号（ＢＧ）　、　（Ｉ
ＴＡ）に障害を起こすと、ティジ−チエインの後に続く
装置では、バスマスタ権の獲得ができないとか、割込要
求に対する処理がいつまでたっても行われないとかの課
題かあった。

この発明は上記のような課題を解消するためにな。され
たもので、ティジ−チエイン上の障害部位を切離すこと
ができるようをこしたデイジ−チエインの制御装置を得
ることを目的とする。

〔課題を解決するための手段〕

この発明に係るティジ−チエイン方式の制御装ｆｉ＆は
、外部バスのマスク権を有するＣＰＵと、このＣＰＵ下
でテーク送受を行う外部装置と、この外部装置と前記Ｃ
ＰＵとはティジ−チエイン方式の接続形態となっており
、デイジ−チエイン信号の出力と次段ティジ−チエイン
信号の入力の間にＯＲゲートを設け、このＯＲゲートは
前記ＣＰＵの命令により制御される出力ボートの条件と
前段デイジ−チエイン信号を入力するようにしたもので
ある。

〔作用〕

この発明におけるＯＲゲートは、前段デイジ−チエイン
信号に障害か発生した場合は、ＣＰＵの命令により制御
される出力ボートの側から、次段のデイジ−チエイン信
号を制御で入るように作用する。

〔発明の実施例〕

以下、この発明の一実施例を図に−）いて説明する。

第１図において、（］）　、　＋２’）　、　ｔ３）　
、　（４１、（ＢＲ）　、　（１３Ｇ）。

（ＢＧＡＣＫ）は第３図と同一であり説明は省略する。

（７）はティジ−チエイン信号のバイパス侃制御回路、
００はＯＲケート、０３はＣＰＵ　（２＋の命令により
佃制御される出力ボートである。

次に動作について説明する。

ここでは外部装＠（３）のうちＤＭＡ　２かハスマスタ
権を主張し、外部装詔（３）のうちＤＭＡ　］でティシ
ーチエイン信号の障害が発生した場合を例にとり説明す
る。

ＤＭＡ　２はバス要求信号（ＢＲ）をＣＰＵ　（２）に
対し主張する。ＣＰＵ　（２）は現在実行中の最後のバ
スサイクルが完了した後にバスマスタ権を解放し、バス
承認信号（ＢＧ）を出力する。このバス承認信号（ＢＧ
）はティジ−チエイン方式で接続されているので、まず
ＤＭＡ　１に送られる。ＤＭＡＩはバス要求信伺（ＢＲ
）を出力していないので、本来はバス承認伯Ｑ　ＣＢＧ
　）　ｉ−次のＤＭＡ２に送るが、ＤＭＡ　】のバス承
認信号（ＢＧ）の出力回路等に障害が発生して、ＤＭＡ
　ｌはバス承認信号（ＢＧ）をＤＭＡ　２に送れない状
ずルにある。従ってＤＭＡ　２はバス要求信号（ＢＲ）
の出力を継続し、バス確認信号（Ｊ３ＧＡＣＫ　）もＣ
ｐｌＪ　（ｚ）に伝えることができない状態となる。

この状態におぢいると、ＣＰＵ（２）は一定時間以上バ
ス確認信号（ＢＧＡＣＫ　）が返送されないことを検知
して（図示せず）、外部バス（１）を介して出力ボート
０３からの出力がバス承認信号（ＢＧ）と等価となるよ
うに制御する。

出力ボート（至）の出力は、−斉に有意にすることはせ
ず、１点づ−）順番に有意となるように制御される。

従ってＣＰＵ　（２）は、まずＣＰＵ　（２）とＤＭＡ
Ｉとの間に設けられたＯＲゲートθ０を、出力ボート０
３を制御することにより有意をこする。

ＤＭＡ　１はバス承認信号（ＢＧ）をＤＭＡ　２へ送れ
ない状態にあるので、ＤＭＡ２はバス要求信号（ＢＲ）
の出力を継続し、バス確認信号（ＢＧＡＣＫ）もＣＰＵ
　（２）へ伝えることができない。

次にＣＰＵ　ｔ２）は、一定時間以上バス確認信号（Ｂ
ＧＡＣＫ）が返送されないことを検知すると、ＣＰＵ　
（２）とＤＭＡ　１との間に設けられたＯＲケート００
への出力ボート（至）の出力を無意にし、代りにＤＭＡ
ＩとＤＭＡ　２との間に設けられたＯＲケートＱＯへの
出力ボート０３の出力を有意にする。

ＤＭＡ２へは上記動作によりバス承認信号（ＢＧ）が入
力される。さらにｌ）ＭＡ２はバス要求信号（ＢＲ）を
出力しているので、バス承認信号（ＢＧ）をＤＩＶＩＡ
３に送ることはせず、バス確認信号（ＢＧＡＣＫ　）を
ＣＰＵ　（２）に伝える。

以上の動作により、ＤＩＶＩＡＩかバス承認信号（ＢＧ
）をＤＭＡ２に伝えることかで〜ないような障害が起こ
っても、ハスマスタ権はＣＰＵ　（２１からＤＭＡ２に
移動シ、ＤＭＡ　２はメモリ（４）に対し必要な処理を
行う。

なお、上記実施例では、外部装協にハスマスタ権の移行
を要求するものを示したが、第２図のよウニ外部装置に
バスマスタ権の移行は要求せず、割込要求を行うものを
用いてもよい。次に第２図について説明する。

（１）　、　＋２＋　、　Ｃ３］）　、　（４１、（Ｉ
’Ｉ’Ｒ）　、　（ＩＴＡ）　、　（ＩＴＲＰＹ）は第
４回と１１（１−のため説明は省略する。また（７）　
、　（８Ｌ（９）は第】図と同一のため説明は省略する
。次に動作について説明する。

ここでは外部装置室ｃｌ］）のうちｌ０Ｃ２が割込要求
を発生し、外部装部０１のうちＩＯＣ］でティジ−チエ
イン信号の障害か発生した場合を例にとり説明する。。

ｌ０Ｃ２は割込要求信号（ＩＴＲ）をＣＰＵ　（２＋に
対し出力する。ＣＰＵ　（２）は割込要求信号（ＩＴＲ
）を受付けると割込応答信号（Ｉ　ＴＡ、）を出力する
。この割込応答４３号（ＩＴＡ）はティジ−チエイン方
式で接続されているので、まずＩＯＣ】に送られる。

ｌ０ＣＩは割込要求信号（ＩＴＲ）を出力していないの
で、本来は割込応答信号（ＩＴＡ）を次のｌ０Ｃ２に送
るか、ｌ０Ｃ１の割込応答信号（ＩＴＡ）の出力回路等
に障害が発生して、ｌ０ＣＩは割込応答信号（ＩＴＡ）
をｌ０Ｃ２へ送れない状態にある。従ってｌ０Ｃ２は割
込要求信号（ＩＴＲ）の出力を継続し、割込返送信号（
ＩＴＲＰＹ）、ＩＯＣ搦号（図示せず）もＣＰＵ　（２
）に伝えることができない状態となる。

この状態におちいると、ＣＰＵ　（２＋は一定時間以上
、割込返送信号（ＩＴＲＰＹ）が返送されないことを検
知して（図示せず）、外部バス（１）を介して出力ポー
ト（２）からの出力が割込応答信号（ＩＴＡ）と等価と
なるように制御する。

出力ポートα３の出力は一一斉に有意とすることはせず
、１点づつ順番に有意となるように制御される。

従ってＣＰＵ　［２）は、才ずＣＰＵ（２）とｌｏ（ｌ
との間に設けられたＯＲゲート０Ｑを、出力ポートα３
を制御することにより有意１９する。

ｌ０ＣＩは割込応答信号（ＩＴＡ）　ｌｒｔ　ｌ０Ｃ２
へ送れない状態にあるので−ＩＯＣ２は割込要求信号（
ＩＴＲ）の出力を継続し、割込返送信号（ＩＴＲＰＹ）
もＣＰＵ　（２）に伝えることができない。

次にＣＰＵ　（２）は、一定時間以上、割込返送信号（
ＩＴＲＰＹ）が返送されないことを検知すると、ＣＰＵ
（２）と工ＯＣ１との間に設けられたＯＲケート００へ
の出力ポート０の出力を無意にし、代りにｌ０ＣＩとｌ
０Ｃ２との間に設けられたＯＲゲート（１０への出力ポ
ート０３の出力を有意にする。

ｌ０Ｃ２は上記動作により割込応答信号（ＩＴＡ）が入
力される。

さらにｌ０Ｃ２は割込要求信号（ＩＴＲ）を出力してい
るので、割込応答信号（ＩＴＡ）をｌ０Ｃ３ｆこ送るこ
とはせず、割込返送信号（ＩＴＲＰＹ）をＣＰＵ　（２
）に伝える。

以上の動作によリ−ＩＯＣｔが割込応答信号（ＩＴＡ）
をｌ０Ｃ２に伝えることができないような障害が起こっ
ても、ＣＰＵ　（２）と外部装置Ｃ３１との間で一連の
割込処理が行なえる。

また、第１図、第２図とも外部装置は３台までの例で説
明したが一外部装詑の台数に応じてバイパス制御回路（
７）のＯＲケートθＱと出力ポート０３の出力本数を増
やせば上記実施例と同様の効果を奏する。

〔発明の効果〕

以上のように、この発明によれば、外部装置のティジ−
チエイン信号に障害か発生しても、デイジ−チエイン信
号の出力と、次段ティジ−チエイン信号の入力の間にＯ
Ｒゲートを設け、このＯＲケートは、ＣＰＵからの命令
が出力ボート経由で制御されるように構成したので、テ
ィジ−チエイン上の障害部位を切離すことかできる効果
がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるティジ−チエイン方
式の制御装置の構成ブロック図、第２図はこの発明の他
の実施例を示すティジ−チエイン方式の制御装置の構成
ブロック図、第３図と第４図は従来のデイジ−チエイン
方式の制御装置の構成プロ・ツク図である。 （１）は外部バス、（２）はＣＰＵ、（３）と０υは外
部装着、（ＢＧ）と（ＩＴＡ）はデイジ−チエイン伯月
、００はＯＲゲート、α３は出力ポート。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）外部バスのバスマスタ権を有するＣＰＵと、この
   ＣＰＵ下でデータ伝送を行なう複数の外部装置と、この
   外部装置と前記ＣＰＵとはデイージーチエィン方式の接
   続状態をとるデイージーチエィン方式の制御装置におい
   て、 上記ＣＰＵがデイージーチエィン信号を出力した後、所
   定時間内に上記外部装置にバスマスタ権または割り込み
   要求の許可が与えられないと、上記ＣＰＵからの指令に
   よりデイージーチエィン信号と等価の信号を出力する出
   力ポートと、この出力ポートの出力と前段のデイージー
   チエィン信号の出力との論理和をとり次段のデイージー
   チエィン信号入力とする論理和回路を備えたことを特徴
   とするディージーチエィン方式の制御装置。