JPH0310360A - ディージーチェイン方式の制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、デイジ−チエイン方式で複数の装置が接続
されて制御装置に関し、デイジ−チエイン信号の障害が
発生した場合に、容易に障害箇所が発見できるようにし
たものである。

〔従来の技術〕

第３図は例えば特開昭６２−１２５９６０号公報の第２
図に示された従来のデイジ−チエイン方式の制御装置の
構成ブロック図であり、第３図において、（１）はデー
タを送受する外部バス、（２）はバスマスク権（外部バ
ス（１）についてデータを送受する権利を有するものを
いう）を有するＣＰＵ、（３１はバスマスク権をＣＰ　
Ｕ　（２＋から譲渡されて外部バスｆｌ）を使用する外
部装置で、複数がデイジ−チエイン方式でＣＰ　Ｕ　（
２＋と接続される。（４）は外部バス（１）を介してデ
ータの授受を行い記憶するメモリである。

ＢＲは外部装置（３）からＣＰ　Ｕ　（２１に対しバス
マスク権を主張するバス要求信号、ＢＧはＣＰ　Ｕ　ｆ
２１から外部装置（３）に対しバスマスク権の承認をす
るバス承認信号、ＢＣ，ＡＣＫは外部装置（３）がバス
マスク権の獲得を確認するバス確認信号であるまた、第
４図は外部装置がＤ　Ｍ　Ａ　（Ｄ　ｉｒｅｃｔＭｅｍ
ｏｒｙ　Ａｃｃｅｓｓｃｏｎｔｒｏｌｌｅｒ　）のよう
にバスマスり権の譲渡をうけず、全てバスマスク権をも
つｃ　ｐ　Ｕ　（２１の管理下でデータ送受を行うよう
な外部装置（３１）を用いた場合における従来のデイジ
−チエイン方式の制御装置の構成ブロック図である。

第４図において、（１１，（２１，（４１は第３図と同
一であり説明は省略する。

ＩＴＲは、外部装置（３１）からＣＰ　Ｕ　（２＋に対
し割込要求を発生する割込要求信号、ＩＴＡはＣＰＵ（
２）から外部装置（３１）に対し割込受イ１を行ったこ
とを示す割込応答信号、ＩＴＲＰＹは外部装置（３１）
がＩＴＡを受取ったことを示す割込み返送信号である。

（３１）はＣＰ　Ｕ　（２１の管理下で外部バス（１）
を介してデータの送受を行う外部装置で、複数がデイジ
−チエイン方式でＣＰ　Ｕ　（２１と接続される。

次に動作について第３Ｍから説明する。

ここでは外部装置（３）のうちＤＭＡ２がバスマスク権
を主張する場合を例にとり説明する。ＤＭＡ２はバス要
求信号（ＢＲ）をＣＰ　Ｕ　（２）に対し主張する。Ｃ
Ｐ　Ｕ　（２＋は現在実行中の最後のバスサイクルが完
了した後にバスマスク権を解放し、バス承認信号（Ｂ　
Ｇ）を出力する。このバス承認信号（Ｂ　Ｇ）はデイジ
−チエイン方式で接続されているので、まずＤＭＡ　Ｉ
に送られる。ＤＭＡ　１はバス要求信号（Ｂ　Ｒ）を出
力していないので、バス承認信号（ＢＧ）を次のＤＭＡ
　２に送る。ＤＭＡ２はバス要求信号（Ｂ　Ｒ）を出力
しているので、バス承認信号（Ｂ　Ｇ）をＤＭＡ３に送
ることはせず、バス確認信号（ＢＧＡＣＫ）をＣＰ　［
Ｊ　ｆ２１に伝える。このようにして、バスマスク権は
ＣＰ　Ｕ　（２１からＤＭＡ２に移動し、ＤＭＡ　２は
メモリ（４）に対し必要な処理を行う。

次に第４図について説明する。

ここでは外部装置（３１）のうちｌ０Ｃ２が割込要求を
発生する場合を例にとり説明する。■○Ｃ２は割込要求
信号（ＩＴＲ）をＣＰ　Ｕ　（２＋に対し出力する。Ｃ
Ｐ　Ｕ　（２１は割込要求信号（ＩＴＲ）を受付ると割
込応答信号（ＩＴＡ）を出力する。この割込応答信号（
ＩＴＡ）はデイジ−チエイン方式で接続されているので
、まずＴＯＣＩに送られる。

１０ＣＩは割込要求信号（ＴＴＲ）を出力していないの
で、割込応答信号（ＩＴＡ）をを次の■ＯＣ２に送る。

ｌ０Ｃ２は割込要求信号（Ｉ　Ｔ　Ｒ）を出力している
ので、割込応答信号（ＩＴＡ）をｌ０Ｃ３に送ることは
せず、割込返送信号（ＩＴＲＰＹ）をＣＰ　Ｕ　ｆ２１
に伝え、同時に外部バス（１）を介して、ｒｏｃ番号（
図示せず）をＣＰ　Ｕ　（２＋に伝える。ＣＰ　Ｕ　（
２）は割込返送信号（ＩＴＲＰＹ）を受けとると、割込
応答信号（Ｉ　ＴＡ）を無意側にする。ｌ０Ｃ２は割込
応答信号（ＩＴＡ）が無意側になると、割込要求信号（
ＩＴＲ）の出力を止め、かつ割込返送信号（ＩＴＲＰＹ
）を無意側にし、同時に外部バス（１）に出力していた
ＩＯＣ番号の出力を止める。このようにしてＣＰ　Ｕ　
［２）と外部装置（３１）の間で一連の割込処理が行わ
れる。

〔発明が解決しようとする課題〕

従来のデイジ−チエイン方式の制宿１装置は以上のよう
に構成されているので、外部装置（３１，（３１）のう
ち１つがデイジ−チエイン上の信号（ＢＧ）。

（ＩＴＡ）に障害を起こすと。デイジ−チエインの後に
続く装置では、バスマスク権の獲得ができないとか、割
込要求に対する処理がいつまでたっても行われないとか
の課題があった。

この発明は上記のような課題を解消するためになされた
ものでデイジ−チエイン上の障害部位が早期に発見でき
るようにしたデイジ−チエインの制御装置を得ることを
目的とする。

〔課題を解決するための手段〕

この発明に係るデイジ−チエイン方式の制御装置は、外
部バスのマスク権を有するＣＰＵと、このＣＰＵ下でデ
ータ送受を行う外部装置と前記ＣＰＵとはデイジ−チエ
イン方式の接続形態となっており、前記外部装置のデイ
ジ−チエイン信号の前段と次段との出力の排他的論理和
が所定時間以上続くと異状信号として出力する異状検出
手段とこの検出結果をＣＰＵへ入力する入力ポートを備
えたものである。

〔作用〕

この発明における異状検出は前段と次段のデイジ−チエ
イン信号が所定時間以上不一致であると当該箇所のディ
ジーチエイン障害という判定を行う。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、（１）　、　（２＋　、　＋３１　、　＋
４．１　、　（Ｂ　Ｒ）（ＢＧ）、（ＢＧＡＣＫ）は第
３図と同一であり説明は省略する。（７）はデイジ−チ
エインの信号のモニタとバイパスを行う回路、（８）は
外部装置（３）のディジーチエイン信号の入力と出力を
各々入力条件とする排他的論理和、０υは排他的論理和
（８）の出力状態を監視するタイマ、（１２）はタイマ
（１１３によりセットされ、イニシャルリセット信号に
よりリセットされるフリップ・フロップ、０４）はフリ
ップ・フロップ０２）の出力状態を入力し、ＣＰ　Ｕ　
（２１で監視するための人力ボート、α０）はＯＲゲー
ト、θ３）ばＣＰＵ（２）の命令により制御される出力
ボートである。

次に動作について説明する。

ここでは外部装置（３）のうちＤＭＡ２がバスマスク権
を主張し、外部装置（３）のうちＤＭＡ　１でデイジ−
チエイン信号の障害が発生した場合を例にとり説明する
。

ＤＭＡ　２はバス要求信号（ＢＲ）をＣＰ　Ｕ　＋２１
に対し主張する。

ＣＰ　Ｕ　（２１は現在実行中の最後のバスサイクルが
完了した後にバスマスク権を解放し、バス承認信号（Ｂ
　Ｇ）を出力する。

このバス承認信号（Ｂ　Ｇ）はデイジ−チエイン方式で
接続されているので、まずＤＭＡ　１に送られる。ＤＭ
Ａ　１はバス要求信号（ＢＲ）を出力していないので、
本来はバス承認信号（Ｂ　Ｇ）を次のＤＭＡ　２に送る
が、ＤＭＡ　１のバス承認信号（Ｂ　Ｇ）の出力回路等
に障害が発生して、ＤＭＡ１はバス承認信号（ＢＧ）を
ＤＭＡ　２に送れない状態にある。従ってＤＭＡ　２は
バス要求信号（ＢＲ）の出力を継続し、バス確認信号（
ＢＧＡＣＫ）もＣＰ　Ｕ　（２）に伝えることができな
い状態となる。

この状態においてデイジ−チエイン信号のモニタとバイ
パスを行う回路（７）の排他的論理和（８）のうちＤＭ
Ａ　１のバス承認信号（ＢＧ）の入力側に接続されてい
る排他的論理和（８）は、入力と出力の論理レベルが不
一致となるため、その出力は“Ｈ”レベルとなる。

一方、その他の排他的論理和（８）は、入力と出力の論
理レベルが一致しており、その出力は“Ｌ°゛レベルと
なる。

排他的論理和（８）と接がっているタイマ０υは、排他
的論理和（８）の出力が一定時限以上”　Ｈ”レベルで
あれば、フリップフロップ０２）をセントする。

なお、タイマ１１）ば、排他的論理和（８）の出力が１
一定時比以下の“Ｉ］”レベル」、または「Ｌ”レベル
」のフリップフロップ０２）をセントしない。

フリップフロップ０２）は障害を起こしているデイジ−
チエインの部位を記憶しており、ＣＰ　Ｕ　（２１は、
この状態を外部バス（１）を介して人カポ−１−（１４
１経由で読出ずことができ、ＤＭＡ２で障害を起こして
いることを知る。

一方、ＣＰ　Ｕ　（２＋は外部バス（１，１を介して出
力ボート０３）からの出力がバス承認信号（ＢＧ）と等
価となるように制御する。この出カポ−１−０３＋の出
力は、−斉に有意にすることはせす、１点づつ有意とな
るように制御される。

従って、ＣＰ　Ｕ　（２＋はＤＭＡ　１とＤＭＡ２との
間に設けられたＯＲゲー１−００１への出力ボート０３
）の出力を有意にする。ＤＭＡ２へは上記動作によりバ
ス承認信号（ＢＧ）が入力さる。さらにＤＭＡ　２はバ
ス要求信号（ＥＲ）を出力しているので、バス承認信号
（ＢＧ）をＤＭＡ３に送ることはせず、バス確認信号（
ＢＧＡＣＫ）をＣＰ　Ｕ　（２１に伝える。

以上の動作により、ＤＭＡ　Ｌがバス承認信号（ＢＧ）
をＤＭＡ　２に伝えることができないような障害が起こ
っても、バスマスク権はＣＰ　Ｕ　（２＋からＤＭＡ　
２に移動し、ＤＭＡ２はメモリ（４）に対し必要な処理
を行う。

なお、上記実施例では、外部装置にバスマスク権の移行
を要求するものを示したが、第２図のように外部装置に
バスマスク権の移行は要求せず、割込要求を行うものを
用いてもよい。次に第２図について説明する。

（１，）、　（２１，（３１）、　（４１，（Ｉ　ＴＲ
）、　（Ｉ　ＴＡ）、　（Ｉ　ＴＲＰＹ）は第４図と同
一のため説明は省略する。

また（７）　、　（８１、Ｔ９１は第１図と同一のため
説明は省略する。次に動作について説明する。

ここでは外部装置（３１）のうちｌ０Ｃ２が割込要求を
発生し、外部装置（３１）のうちＴＯＣＩでデイジ−チ
エイン信号の障害が発生した場合を例にとり説明する。

１０Ｃ２は割込要求信号（ＩＴｒｌ）をＣＰ　Ｕ　ｆ２
１に対し出力する。ＣＰ　Ｕ　（２１は割込要求信号＜
　ｒ　”ｒＲンを受付けると割込応答信号（ＩＴＡ）を
出力する。この割込応答信号（ＩＴＡ）はデイジ−チエ
イン方式で接続されているので、まずＴＯＣＩに送られ
る。

ｌ０Ｃ１は割込応答信号（ＩＴＲ）を出力していないの
で、本来は割込応答信号（ｒＴＡ）を次のｌ０Ｃ２に送
るが、ｌ０ＣＩの割込応答信号（ＩＴＡ）の出力回路等
に障害が発生して、１００１は割込応答信号（ＩＴＡ）
をｌ０Ｃ２へ送れない状態にある。従ってｌ０Ｃ２は割
込要求信号（ＩＴＲ）の出力を継続し、割込返送信号（
ＩＴＲＰＹ）、ＩＯＣ番号（図示せず）も、ＣＰ　Ｕ　
（２１に伝えることができない状態となる。

この状態におちいると、排他的論理和テ８）は、入力と
出力の論理レベルが一致となるため、その出力レベルは
“’　Ｈ″レヘルなる。

排他的論理和（８）と接がっているタイマＯ１ｌば、排
他的論理和（８）の出力が一定時限以上゛■１”レベル
であれば、フリップフロップ（１乃をセットする。

なお、タイマ０υは、排他的論理和（８）の出力が「一
定時限以下の“′Ｈ”レベル」、またはｒ　”　Ｌ　”
レベル」の場合は、フリップフロップ０２）をセットし
ない。

フリップフロップ０２）は障害を起こしているデイシー
チエインの部位を記１．ａシており、ＣＰ　Ｕ　（２＋
は、この状態を外部バス（１）を介して入カポ−）　０
４１　Ｂ由で読出すことができ、ｌ０Ｃ２で障害を起こ
していることを知る。

〔発明の効果〕

以上のように、この発明によれば、外部装置のデイジ−
チエイン信号に障害が発生しても、デイジ−チエイン信
号の前段の出力と次段の出力との論理レベルが所定時間
以上不一致であると異状信号として出力するように構成
したので、デイジ−チエインの障害部位が容易に検知で
きる効果かあ／ る。

【図面の簡単な説明】

第１図はこの発明の一実施例によるデイジ−チエイン方
式の制御装置の構成ブロック図、第２図はこの発明の他
の実施例を示すデイジ−チエイン方式の制御装置の構成
ブロック図、第３図と第４図は従来のデイジ−チエイン
方式の制御装置の構成ブロック図である。 （１）は外部バス、（２）はＣＰＵ、（３）と（３１）
は外部装置、（Ｂ　Ｇ）と（ＩＴＡ）はデイジ−チエイ
ン信号、０υはタイマ、０乃はフリップ・フロップ、Ｏ
ａは入力ボート。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）外部バスのバスマスタ権を有するＣＰＵと、この
   ＣＰＵ下でデータ伝送を行なう複数の外部装置と、この
   外部装置と前記ＣＰＵとはディージーチェイン方式の接
   続状態をとるディージーチェイン方式の制御装置におい
   て、 上記外部装置のディージーチェイン信号の出力とその前
   後のディージーチェイン信号の出力との論理レベルが所
   定時間以上不一致であると異状信号として出力する異状
   検出手段と、この検出結果を上記ＣＰＵへ入力する入力
   サポートを備えたことを特徴とするディージーチェイン
   方式の制御装置。