JPH03103634U - - Google Patents

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JPH03103634U
JPH03103634U JP1083190U JP1083190U JPH03103634U JP H03103634 U JPH03103634 U JP H03103634U JP 1083190 U JP1083190 U JP 1083190U JP 1083190 U JP1083190 U JP 1083190U JP H03103634 U JPH03103634 U JP H03103634U
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logic element
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signal
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JP1083190U
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Description

【図面の簡単な説明】
第１図は本考案の一実施例および他の実施例の
回路構成を表すブロツク図、第２図はその動作を
示すタイムチヤート、第３図は本考案の別の実施
例の回路構成を表すブロツク図、第４図、第５図
は従来例の説明図である。 １ａ，１ｂ，１ｃ，１ｄ……３ステイト論理素
子、２ａ，２ｂ，２ｃ，２ｄ，６……抵抗、３ａ
，３ｂ，３ｃ，３ｄ……コンデンサ、４……ダイ
オード、５……直流電源、７，８……インバータ
、９……アンド。

Claims (1)

  1. 【実用新案登録請求の範囲】 １ 一つの３ステート論理素子の入力信号を、遅
    延回路を介してデイレイをかけ、これをエネーブ
    ル・コントロール端子に入力し、その出力端子か
    ら論理信号を出力させる一つの３ステート論理素
    子と、 他の３ステート論理素子の入力信号を、遅延回
    路を介してデイレイをかけ、これをエネーブル・
    コントロール端子に入力しその出力端子から論理
    信号を出力させる出力端子を持つ他の少なくとも
    一個以上の３ステート論理素子とを備え、 これら複数個の３ステート論理素子の出力端子
    を共通接続して共通出力点を設け、 この共通出力点に直流電源から抵抗を経て接続
    し、 共通出力点からの論理出力をプールアツプした
    ことを特徴とする高速ワイヤードＯＲ回路。 ２ ３ステート論理素子の入力信号を抵抗を介し
    てエネーブル・コントロール端子に入力させると
    ともに、エネーブル・コントロール端子をコンデ
    ンサを経て接地した 請求項１記載の高速ワイヤードＯＲ回路。 ３ ３ステート論理素子の入力信号を抵抗とそれ
    に並列接続したダイオードを介してエネーブル・
    コントロール端子に入力させるとともに、エネー
    ブル・コントロール端子をコンデンサを経て設置
    した３ステート論理素子をすくなくとも一つ以上
    配設した 請求項１記載の高速ワイヤードＯＲ回路。 ４ ３ステート論理素子の入力信号をインバータ
    ー素子２個の直列接続を経た信号入力と、３ステ
    ート論理素子の入力信号との論理積をとり、その
    演算された論理信号を３ステート論理素子のエネ
    ーブル・コントロール端子へ与える 請求項１記載の高速ワイヤードＯＲ回路。
JP1083190U 1990-02-06 1990-02-06 Pending JPH03103634U (ja)

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JPH03103634U true JPH03103634U (ja) 1991-10-28

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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01198824A (ja) * 1988-02-03 1989-08-10 Fujitsu Ltd トライステート信号駆動回路
JPH03205917A (ja) * 1990-01-06 1991-09-09 Seiko Epson Corp バッファ回路及び集積回路及びフロッピーディスクドライブ装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01198824A (ja) * 1988-02-03 1989-08-10 Fujitsu Ltd トライステート信号駆動回路
JPH03205917A (ja) * 1990-01-06 1991-09-09 Seiko Epson Corp バッファ回路及び集積回路及びフロッピーディスクドライブ装置

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