JPH03104414A - ダーリントン接続の出力回路 - Google Patents
ダーリントン接続の出力回路Info
- Publication number
- JPH03104414A JPH03104414A JP1242473A JP24247389A JPH03104414A JP H03104414 A JPH03104414 A JP H03104414A JP 1242473 A JP1242473 A JP 1242473A JP 24247389 A JP24247389 A JP 24247389A JP H03104414 A JPH03104414 A JP H03104414A
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- transistor
- stage
- switching circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野）
本発明はパワーＭＯＳ−ＦＥＴなど比較的制御人力の大
きいものの制御に使用される制御信号の出力回路に関す
る． 〔従来の技術〕 ダーリントン接続は２個のトランジスタをコレクタ接地
で縦続接続したものと考えられ、その電流増幅率はほぼ
両トランジスタの電流増幅率の積となる．従って、小さ
な入力電流で大きな出力電流が制御でき、大電流の制御
信号を必要とする出力回路に適している． 第２１！ｌは、ダーリントン接続の出力回路の一例とし
て、パワーＭＯＳ − ＦＥＴのゲート制御信号の出力
回路を示したものである．１１は主スインチング回路で
、ダーリントン接続された初段トランジスタ１１＾及び
次段トランジスタＩＩＢと、初段トランジスタ１１Ａの
前段に接続され初段トランジスタＩＩＡ駆動用のトラン
ジスタ （以下初段駆動用トランジスタと称する）１２
からなっている．６は補スイッチング回路でトランジス
タ６Ａ及び６Ｂが、例えば、ダーリントンに接続されて
いる．入力端子Ｉに入力信号電圧ｖ１をＨ１レベルにす
ると、入力トランジスタ５がＯＮＬ、主スイッチング回
路１ｌ？初段駆動用トランジスタ１２がＯＮする．初段
駆動用トランジスタ１２のＯＮにより、主スイッチング
回路１１の初段トランジスタＩＩＡ及び次段トランジス
タＩＩＢがＯＮする．すなわち、主スイッチング回路１
１がＯＮとなる．これにより、出力端子Ｏと接地Ｅとの
間が導通となる．入力信号電圧ＶＬｍがＬｏレベルにな
ると、入力トランジスタ５はＯＦＦ〆となり、前述と逆
の動作で出力端子Ｏと接地Ｅとの間が非導通になる．一
方、入力トランジスタ５がＯＮの場合、補スイッチング
回路６のトランジスタ６Ａのベース電圧は接地Ｅとなり
、トランジスタ６＾および６ＢとがＯＦＦとなる．すな
わち、補スイッチング回路６がＯＦＦとなる。これによ
り、電源端子Ｐと出力端子Ｏとの間が非導通となる．逆
に入力トランジスタ５がＯＦＦとなると前述と逆の動作
で電源端子Ｐと出力端子０との間は導通となる．このよ
うにして、入力信号電圧ｖＩｆｉの８１およびＬｏレベ
ルにより、主スイッチング回路ｌ１ε補スイッチング回
路６とは互に補なる開閉動作を行い、出力端子０には、
出力信号電圧Ｖ．■として理論的にはｔｉｉｔ圧Ｖ ｃ
ｃ、あるいは、接地Ｅの電圧（通常０電圧）が出力され
る．点線で示した１０はこの出力信号電圧Ｖ ｏｍ＆で
制御される負荷で、例えば、パワーＭＯＳ−ＰＥＴであ
る．この場合は主としてゲートの静電容量が主な負荷と
なるのでコンデンサとして示してある． 〔発明が解決しようとする課題〕 前述のダーリントン接読の出力回路においては、主スイ
ッチング回路と補スイッチング回路の互に補なる開閉動
作すなわち非導通・導通の動作により、出力信号電圧は
理論的に電ａ′ｒ４圧Ｖ ｃｃあるいは接地Ｅの電圧（
通常Ｏ電圧）が出力されるが、実際には主スイッチング
回路のトランジスタの電位障壁により導通時にその電圧
降下が充分小さくならず、出力信号電圧が接地Ｅの電圧
まで充分低下しないという問題がある．なお、補スイッ
チング回路においても同様導通時にその電圧降下が充分
小さくならず、出力信号電圧が電源電圧まで充分上昇し
ない問題はあるが、この場合は電源電圧に比して導通時
の電圧降下は小さいのでそれ程問題にはならない． 本発明のｔＸＭは前述の問題点を解決して、主スイッチ
ング回路の導通時の電圧降下を小さくした回路を提供す
ることにある． Ｃ１８Ｂを解決するための手段） 前述の課題を解決するために本発明のダーリントン接続
された初段トランジスタ及び次段トランジスタと、前記
初段トランジスタの前段に接続された初段トランジスタ
駆動用のトランジスタを備えた主スインチング回路と、
この主スイッチング回路と直列に接続され、これと互に
補なる開閉動作を行う補スイッチング回路とを備えたダ
ーリントン接続の出力回路においては、 入力端が前記主スイッチング回路の初段トランジスタ駆
動用のトランジスタの入力端に接続され、出力端が次段
トランジスタの人力端に接続される次段トランジスタ直
接駆動用のトランジスタを備えるようにする． 〔作用〕 第１図に示す本発明のダーリントン接続の出力？路にお
いては、主スイッチング回路１に次段直接駆動用トラン
ジスタ４を設けたことにより、主スイッチング回路ｌが
導通となった場合、丁度、次段直接駆動用トランジスタ
４で初段駆動用トランジスタ２及び初段トランジスタ１
＾を短絡した形となり、その電圧降下ΔＶ，は ΔＶ＋＝Ｖｍｚ（ＩＢ）＋Ｖｅｚ（４） 一−−−−
−−（１１但Ｌ、■■（１Ｂ） ：次段トランジスタＩ
Ｂのベース・エミッタ間電圧 ■■（４）：次段直接駆動用トランジスタ４のコレクタ
・エミフタ間電 圧 となる． これに対し、第２図に示す従来のダーリントン接続の出
力回路においては、その電圧降下ΔＶ．は ？Ｖｔ ＝ Ｖｓｉ（ＩＩＢ） ＋ Ｖａｔ（ＩＩＡ
） ＋ Ｖｃｚ（１２） ・−−（２＞但し、Ｖ■（
ＩＩＢ） ：次段トランジスタＩＩＢのベース・エミ
ッタ間電圧 Ｖ■（ＩＩＡ） ：初段トランジスタＩＩＡのべース
・エミソタ間電圧 Ｖ ｃｔ （１２） ：初段駆動用トランジスタ１２
のコレクタ・工ξソタ間電 圧 となる． （１）式と（２）式を比較すると、明らかなように初段
トランジスタの電圧降下の分が短絡されてその分主スイ
ッチング回路の電圧降下が小さくなる．〔実施例〕 第１図は本発明のダーリントン接続の出力回路の一実施
例で、パワーＭＯＳ−ＦＥＴのゲート制ｒＩ１信号の出
力回路である．１は主スイッチング回路で、ダーリント
ン接続された初段トランジスタＩＡ及び次段トランジス
タＩＢと、初段トランジスタＩＡの前段に接続され初段
トランジスタＩＡの駆動用のトランジスタ （以下初段
駆動用トランジスタと称する〉 ２と、本発明による次
段トランジスタを直接駆動するトランジスタ （以下次
段直接駆動用トランジスタと称する）４とからなってい
る．この次段直接駆動用トランジスタ４はその入力端４
ａは初段駆動用トランジスタ２の入力端２ａと並列に接
続され、その出力端４ｂは次段トランジスタ１Ｂの入力
端ＩＢａに接続される．６は補スイッチング回路でトラ
ンジスタ６Ａ及び６Ｂが、例えば、ダーリントン接続さ
れている． 入力端子■に入力信号電圧Ｖｉ＋＋を旧レベルにすると
、入力トランジスタ５がＯＮし、これにより、主スイッ
チング回路１の初段駆動用トランジスタ２と次段直接駆
動用トランジスタ４とがＯＮする．初段駆動用トランジ
スタ２のＯＮにより、ダーリントン接続された初段トラ
ンジスタＩＡと次段トランジスタＩＢとがＯＮする．す
なわち、主スイッチング回路１がＯＮする．これにより
出力端子０と接地Ｅとの間が導通ずる．これと同時に、
次段トランジスタＩＢは次段直接駆動用トランジスタ４
のＯＮにより並列に駆動され、回路的には次段直接駆動
用トランジスタ４で初段駆動用トランジスタ２と初段ト
ランジスタＩＡを短絡した形となる．入力信号電圧Ｖｉ
ａがＬｏレベルとなると人力トランジスタ５はＯＦＦと
なり前述と逆の動作で出力端子Ｏと接地Ｅとの間が非導
通となる． 入力トランジスタ５がＯＮの場合、同時に、補スイッチ
ング回路６のトランジスタ６Ａのベース電圧は接地Ｅと
なり、トランジスタ６Ａとトランジスタ６ＢとがＯＦＦ
となる．すなわち、補スインチング回路６がＯＦＦとな
る．これにより、電源端子Ｐと出力端子０との間が非導
通となる．逆に入力トランジスタ５がＯＦＦとなると前
述と逆の動作で電源端子Ｐと出力端子０との間は導通と
なる．このようにして、入力信号電圧ＶｉａのＨｌ及び
Ｌｏレベルにより、主スイッチング回路１と補スインチ
ング回路６とは互に補なる開閉動作を行い、出力端子Ｏ
には出力信号電圧Ｖ。一として理論的には、電源電圧ｖ
ｃｃ あるいは接地Ｅの電圧（通常０電圧）が出力され
る． なお、点線で示した１０はこの出力信号電圧Ｖ。，で制
御される負荷で、例えば、パワーＭＯＳ−ＦＥＴであり
、この場合は主としてゲートの静電容量が主な負荷とな
るのでコンデンサで示してある．〔発明の効果〕 本発明のダーリントン接続の出力回路においては、その
主スイッチング回路のダーリントン接続の初段トランジ
スタを駆動する初段駆動用トランジスタの入力端と並列
に接続され、出力端が同次段トランジスタの入力端に接
続される次段直接駆動用トランジスタを設け、この主ス
イッチング回路が導通時に次段直接駆動用トランジスタ
で、初段駆動用トランジスタと初段トランジスタを短絡
するようにしたので、主スイッチング回路の導通時の電
圧降下Δｖ１が、〔作用〕の項の＋１１式に示すように ΔＶ＋−Ｖｍｇ（ＩＢ）＋Ｖｃｇ（４） 一・−−−
−−＋１１となル− ココテＶ ｍｔ （１Ｂ）は０．
６ Ｖ ， Ｖ ａｔ（４） は０．１Ｖ程度であるの
で、電圧降下Δｖ１は０．６Ｖ＋０．ＩＶ−０．ＴＶと
なる．これに対し、従来のダーリントン接続の出力回路
においては（２）式に示すようにΔＶｉ ＝Ｖｓｔ（１
１Ｂ） ＋Ｖ＊ｚ（ＩＩＡ） ＋Ｖｃｔ（１２）−１２
１となる．ココでＶ ｓ＊ （ＩＩＢ）及びＶ ａｔ
（ＩＩＡ）は０．６Ｖ％Ｖ ｃｔ （１２）は０．１Ｖ
程度であるので、電圧陣下ΔＶ，は０．６ Ｖ ＋０．
６ Ｖ ＋０．Ｉ Ｖ−１．３ Ｖとなる．すなわち、
導通時の電圧降下が従来の１．３ Ｖから０．７ｖまで
下がり、これによりこのダーリントン接続の出力回路の
導通時の出力信号電圧が、同様、１．３ Ｖから０，７
ｖまで低下した．これによって、例えば、パワーＭＯＳ
・ＦＥＴのゲート制御に使用する場合、そのスインチン
グ速度が従来の約１００ｎ秒から約７０ｎ秒に下がり高
速応答が可能となる．
きいものの制御に使用される制御信号の出力回路に関す
る． 〔従来の技術〕 ダーリントン接続は２個のトランジスタをコレクタ接地
で縦続接続したものと考えられ、その電流増幅率はほぼ
両トランジスタの電流増幅率の積となる．従って、小さ
な入力電流で大きな出力電流が制御でき、大電流の制御
信号を必要とする出力回路に適している． 第２１！ｌは、ダーリントン接続の出力回路の一例とし
て、パワーＭＯＳ − ＦＥＴのゲート制御信号の出力
回路を示したものである．１１は主スインチング回路で
、ダーリントン接続された初段トランジスタ１１＾及び
次段トランジスタＩＩＢと、初段トランジスタ１１Ａの
前段に接続され初段トランジスタＩＩＡ駆動用のトラン
ジスタ （以下初段駆動用トランジスタと称する）１２
からなっている．６は補スイッチング回路でトランジス
タ６Ａ及び６Ｂが、例えば、ダーリントンに接続されて
いる．入力端子Ｉに入力信号電圧ｖ１をＨ１レベルにす
ると、入力トランジスタ５がＯＮＬ、主スイッチング回
路１ｌ？初段駆動用トランジスタ１２がＯＮする．初段
駆動用トランジスタ１２のＯＮにより、主スイッチング
回路１１の初段トランジスタＩＩＡ及び次段トランジス
タＩＩＢがＯＮする．すなわち、主スイッチング回路１
１がＯＮとなる．これにより、出力端子Ｏと接地Ｅとの
間が導通となる．入力信号電圧ＶＬｍがＬｏレベルにな
ると、入力トランジスタ５はＯＦＦ〆となり、前述と逆
の動作で出力端子Ｏと接地Ｅとの間が非導通になる．一
方、入力トランジスタ５がＯＮの場合、補スイッチング
回路６のトランジスタ６Ａのベース電圧は接地Ｅとなり
、トランジスタ６＾および６ＢとがＯＦＦとなる．すな
わち、補スイッチング回路６がＯＦＦとなる。これによ
り、電源端子Ｐと出力端子Ｏとの間が非導通となる．逆
に入力トランジスタ５がＯＦＦとなると前述と逆の動作
で電源端子Ｐと出力端子０との間は導通となる．このよ
うにして、入力信号電圧ｖＩｆｉの８１およびＬｏレベ
ルにより、主スイッチング回路ｌ１ε補スイッチング回
路６とは互に補なる開閉動作を行い、出力端子０には、
出力信号電圧Ｖ．■として理論的にはｔｉｉｔ圧Ｖ ｃ
ｃ、あるいは、接地Ｅの電圧（通常０電圧）が出力され
る．点線で示した１０はこの出力信号電圧Ｖ ｏｍ＆で
制御される負荷で、例えば、パワーＭＯＳ−ＰＥＴであ
る．この場合は主としてゲートの静電容量が主な負荷と
なるのでコンデンサとして示してある． 〔発明が解決しようとする課題〕 前述のダーリントン接読の出力回路においては、主スイ
ッチング回路と補スイッチング回路の互に補なる開閉動
作すなわち非導通・導通の動作により、出力信号電圧は
理論的に電ａ′ｒ４圧Ｖ ｃｃあるいは接地Ｅの電圧（
通常Ｏ電圧）が出力されるが、実際には主スイッチング
回路のトランジスタの電位障壁により導通時にその電圧
降下が充分小さくならず、出力信号電圧が接地Ｅの電圧
まで充分低下しないという問題がある．なお、補スイッ
チング回路においても同様導通時にその電圧降下が充分
小さくならず、出力信号電圧が電源電圧まで充分上昇し
ない問題はあるが、この場合は電源電圧に比して導通時
の電圧降下は小さいのでそれ程問題にはならない． 本発明のｔＸＭは前述の問題点を解決して、主スイッチ
ング回路の導通時の電圧降下を小さくした回路を提供す
ることにある． Ｃ１８Ｂを解決するための手段） 前述の課題を解決するために本発明のダーリントン接続
された初段トランジスタ及び次段トランジスタと、前記
初段トランジスタの前段に接続された初段トランジスタ
駆動用のトランジスタを備えた主スインチング回路と、
この主スイッチング回路と直列に接続され、これと互に
補なる開閉動作を行う補スイッチング回路とを備えたダ
ーリントン接続の出力回路においては、 入力端が前記主スイッチング回路の初段トランジスタ駆
動用のトランジスタの入力端に接続され、出力端が次段
トランジスタの人力端に接続される次段トランジスタ直
接駆動用のトランジスタを備えるようにする． 〔作用〕 第１図に示す本発明のダーリントン接続の出力？路にお
いては、主スイッチング回路１に次段直接駆動用トラン
ジスタ４を設けたことにより、主スイッチング回路ｌが
導通となった場合、丁度、次段直接駆動用トランジスタ
４で初段駆動用トランジスタ２及び初段トランジスタ１
＾を短絡した形となり、その電圧降下ΔＶ，は ΔＶ＋＝Ｖｍｚ（ＩＢ）＋Ｖｅｚ（４） 一−−−−
−−（１１但Ｌ、■■（１Ｂ） ：次段トランジスタＩ
Ｂのベース・エミッタ間電圧 ■■（４）：次段直接駆動用トランジスタ４のコレクタ
・エミフタ間電 圧 となる． これに対し、第２図に示す従来のダーリントン接続の出
力回路においては、その電圧降下ΔＶ．は ？Ｖｔ ＝ Ｖｓｉ（ＩＩＢ） ＋ Ｖａｔ（ＩＩＡ
） ＋ Ｖｃｚ（１２） ・−−（２＞但し、Ｖ■（
ＩＩＢ） ：次段トランジスタＩＩＢのベース・エミ
ッタ間電圧 Ｖ■（ＩＩＡ） ：初段トランジスタＩＩＡのべース
・エミソタ間電圧 Ｖ ｃｔ （１２） ：初段駆動用トランジスタ１２
のコレクタ・工ξソタ間電 圧 となる． （１）式と（２）式を比較すると、明らかなように初段
トランジスタの電圧降下の分が短絡されてその分主スイ
ッチング回路の電圧降下が小さくなる．〔実施例〕 第１図は本発明のダーリントン接続の出力回路の一実施
例で、パワーＭＯＳ−ＦＥＴのゲート制ｒＩ１信号の出
力回路である．１は主スイッチング回路で、ダーリント
ン接続された初段トランジスタＩＡ及び次段トランジス
タＩＢと、初段トランジスタＩＡの前段に接続され初段
トランジスタＩＡの駆動用のトランジスタ （以下初段
駆動用トランジスタと称する〉 ２と、本発明による次
段トランジスタを直接駆動するトランジスタ （以下次
段直接駆動用トランジスタと称する）４とからなってい
る．この次段直接駆動用トランジスタ４はその入力端４
ａは初段駆動用トランジスタ２の入力端２ａと並列に接
続され、その出力端４ｂは次段トランジスタ１Ｂの入力
端ＩＢａに接続される．６は補スイッチング回路でトラ
ンジスタ６Ａ及び６Ｂが、例えば、ダーリントン接続さ
れている． 入力端子■に入力信号電圧Ｖｉ＋＋を旧レベルにすると
、入力トランジスタ５がＯＮし、これにより、主スイッ
チング回路１の初段駆動用トランジスタ２と次段直接駆
動用トランジスタ４とがＯＮする．初段駆動用トランジ
スタ２のＯＮにより、ダーリントン接続された初段トラ
ンジスタＩＡと次段トランジスタＩＢとがＯＮする．す
なわち、主スイッチング回路１がＯＮする．これにより
出力端子０と接地Ｅとの間が導通ずる．これと同時に、
次段トランジスタＩＢは次段直接駆動用トランジスタ４
のＯＮにより並列に駆動され、回路的には次段直接駆動
用トランジスタ４で初段駆動用トランジスタ２と初段ト
ランジスタＩＡを短絡した形となる．入力信号電圧Ｖｉ
ａがＬｏレベルとなると人力トランジスタ５はＯＦＦと
なり前述と逆の動作で出力端子Ｏと接地Ｅとの間が非導
通となる． 入力トランジスタ５がＯＮの場合、同時に、補スイッチ
ング回路６のトランジスタ６Ａのベース電圧は接地Ｅと
なり、トランジスタ６Ａとトランジスタ６ＢとがＯＦＦ
となる．すなわち、補スインチング回路６がＯＦＦとな
る．これにより、電源端子Ｐと出力端子０との間が非導
通となる．逆に入力トランジスタ５がＯＦＦとなると前
述と逆の動作で電源端子Ｐと出力端子０との間は導通と
なる．このようにして、入力信号電圧ＶｉａのＨｌ及び
Ｌｏレベルにより、主スイッチング回路１と補スインチ
ング回路６とは互に補なる開閉動作を行い、出力端子Ｏ
には出力信号電圧Ｖ。一として理論的には、電源電圧ｖ
ｃｃ あるいは接地Ｅの電圧（通常０電圧）が出力され
る． なお、点線で示した１０はこの出力信号電圧Ｖ。，で制
御される負荷で、例えば、パワーＭＯＳ−ＦＥＴであり
、この場合は主としてゲートの静電容量が主な負荷とな
るのでコンデンサで示してある．〔発明の効果〕 本発明のダーリントン接続の出力回路においては、その
主スイッチング回路のダーリントン接続の初段トランジ
スタを駆動する初段駆動用トランジスタの入力端と並列
に接続され、出力端が同次段トランジスタの入力端に接
続される次段直接駆動用トランジスタを設け、この主ス
イッチング回路が導通時に次段直接駆動用トランジスタ
で、初段駆動用トランジスタと初段トランジスタを短絡
するようにしたので、主スイッチング回路の導通時の電
圧降下Δｖ１が、〔作用〕の項の＋１１式に示すように ΔＶ＋−Ｖｍｇ（ＩＢ）＋Ｖｃｇ（４） 一・−−−
−−＋１１となル− ココテＶ ｍｔ （１Ｂ）は０．
６ Ｖ ， Ｖ ａｔ（４） は０．１Ｖ程度であるの
で、電圧降下Δｖ１は０．６Ｖ＋０．ＩＶ−０．ＴＶと
なる．これに対し、従来のダーリントン接続の出力回路
においては（２）式に示すようにΔＶｉ ＝Ｖｓｔ（１
１Ｂ） ＋Ｖ＊ｚ（ＩＩＡ） ＋Ｖｃｔ（１２）−１２
１となる．ココでＶ ｓ＊ （ＩＩＢ）及びＶ ａｔ
（ＩＩＡ）は０．６Ｖ％Ｖ ｃｔ （１２）は０．１Ｖ
程度であるので、電圧陣下ΔＶ，は０．６ Ｖ ＋０．
６ Ｖ ＋０．Ｉ Ｖ−１．３ Ｖとなる．すなわち、
導通時の電圧降下が従来の１．３ Ｖから０．７ｖまで
下がり、これによりこのダーリントン接続の出力回路の
導通時の出力信号電圧が、同様、１．３ Ｖから０，７
ｖまで低下した．これによって、例えば、パワーＭＯＳ
・ＦＥＴのゲート制御に使用する場合、そのスインチン
グ速度が従来の約１００ｎ秒から約７０ｎ秒に下がり高
速応答が可能となる．
第１図は本発明のダーリントン接続の出力回路の一実施
例の回路図、第２図は従来のダーリントン接統の出力回
路の一例の回路図である．１：主スイッチング回路、Ｉ
Ａｉ初段トランジスタ、ＩＢ二次段トランジスタ、ＩＢ
ｂ ｉ入力端（次段トランジスタの） ２：初段駆
動用トランジスタ、２ａ二入力端（初段駆動用トランジ
スタの）、４：次段直接駆動用トランジスタ、４ａ：入
力端 （次段直接駆動用トランジスタの）、４ｂ＝出力
端（次段直接駆動用トランジスタの） ６：補スイッ
チン一１０２ 第１図 第２図
例の回路図、第２図は従来のダーリントン接統の出力回
路の一例の回路図である．１：主スイッチング回路、Ｉ
Ａｉ初段トランジスタ、ＩＢ二次段トランジスタ、ＩＢ
ｂ ｉ入力端（次段トランジスタの） ２：初段駆
動用トランジスタ、２ａ二入力端（初段駆動用トランジ
スタの）、４：次段直接駆動用トランジスタ、４ａ：入
力端 （次段直接駆動用トランジスタの）、４ｂ＝出力
端（次段直接駆動用トランジスタの） ６：補スイッ
チン一１０２ 第１図 第２図
Claims (1)
- 【特許請求の範囲】 １）ダーリントン接続された初段トランジスタ及び次段
トランジスタと、前記初段トランジスタの前段に接続さ
れた初段トランジスタ駆動用のトランジスタを備えた主
スイッチング回路と、この主スイッチング回路と直列に
接続され、これと互に補なる開閉動作を行う補スイッチ
ング回路とを備えたダーリントン接続の出力回路におい
て、 入力端が前記主スイッチング回路の初段トランジスタ駆
動用のトランジスタの入力端に接続され、出力端が次段
トランジスタの入力端に接続される次段トランジスタ直
接駆動用のトランジスタを備えたことを特徴とするダー
リントン接続の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1242473A JPH0817317B2 (ja) | 1989-09-19 | 1989-09-19 | ダーリントン接続の出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1242473A JPH0817317B2 (ja) | 1989-09-19 | 1989-09-19 | ダーリントン接続の出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03104414A true JPH03104414A (ja) | 1991-05-01 |
| JPH0817317B2 JPH0817317B2 (ja) | 1996-02-21 |
Family
ID=17089610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1242473A Expired - Fee Related JPH0817317B2 (ja) | 1989-09-19 | 1989-09-19 | ダーリントン接続の出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0817317B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53116768A (en) * | 1977-03-22 | 1978-10-12 | Nec Corp | Logical operation circuit |
| JPS6152834U (ja) * | 1984-09-12 | 1986-04-09 |
-
1989
- 1989-09-19 JP JP1242473A patent/JPH0817317B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53116768A (en) * | 1977-03-22 | 1978-10-12 | Nec Corp | Logical operation circuit |
| JPS6152834U (ja) * | 1984-09-12 | 1986-04-09 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0817317B2 (ja) | 1996-02-21 |
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