JPH01181221A - チョッパ型コンパレータ - Google Patents
チョッパ型コンパレータInfo
- Publication number
- JPH01181221A JPH01181221A JP656888A JP656888A JPH01181221A JP H01181221 A JPH01181221 A JP H01181221A JP 656888 A JP656888 A JP 656888A JP 656888 A JP656888 A JP 656888A JP H01181221 A JPH01181221 A JP H01181221A
- Authority
- JP
- Japan
- Prior art keywords
- input
- transistor
- inverter
- switch
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/303—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters using a switching device
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は逐次比較型Ａ／Ｄコンバータなどに使用される
ＣＭＯＳｔＩＩ！成のチョッパ型コンパレータに関する
。
ＣＭＯＳｔＩＩ！成のチョッパ型コンパレータに関する
。
（従来技術）
チョッパ型コンパレータではリニアアンプの入力側にコ
ンデンサが接続され、このコンデンサには比較される信
号入力用の一対の入力端子がそれぞれスイッチを経て接
続され、リニアアンプの入力側と出力側の間にはアナロ
グスイッチが接続され、入力信号用スイッチとリニアア
ンプのアナログスイッチのオン・オフ動作により入力信
号の比較を行なう。
ンデンサが接続され、このコンデンサには比較される信
号入力用の一対の入力端子がそれぞれスイッチを経て接
続され、リニアアンプの入力側と出力側の間にはアナロ
グスイッチが接続され、入力信号用スイッチとリニアア
ンプのアナログスイッチのオン・オフ動作により入力信
号の比較を行なう。
第３図に従来のチョッパ型コンパレータを示す。
Ｉはリニアアンプとしての比較用インバータであり、Ｐ
ＭＯＳトランジスタとＮＭＯＳトランジスタとからなる
０ＭＯ８構成であり、高電圧電源Ｖｃｃ （５Ｖ）とＧ
ＮＤの間に接続されている。インバータ■の入力側には
コンデンサＣの一方の電極が接続され、コンデンサＣの
他方の電極には第１の入力端子がスイッチＳ１を介して
接続され、第２の入力端子がスイッチＳ２を介して接続
されている。
ＭＯＳトランジスタとＮＭＯＳトランジスタとからなる
０ＭＯ８構成であり、高電圧電源Ｖｃｃ （５Ｖ）とＧ
ＮＤの間に接続されている。インバータ■の入力側には
コンデンサＣの一方の電極が接続され、コンデンサＣの
他方の電極には第１の入力端子がスイッチＳ１を介して
接続され、第２の入力端子がスイッチＳ２を介して接続
されている。
インバータＩの出力側は出力端子に接続されるとともに
、入力側と出力側の間にはＰＭＯＳトランジスタＰとＮ
Ｍｏ５トランジスタＮとからなるアナログスイッチが設
けられている。ＰＭＯＳトランジスタＰのゲート電極に
はクロック信号ＣＫが入力され、ＮＭｏ５トランジスタ
Ｎのゲート電極にはクロック信号ＣＫがインバータエ４
で反転されて入力される。
、入力側と出力側の間にはＰＭＯＳトランジスタＰとＮ
Ｍｏ５トランジスタＮとからなるアナログスイッチが設
けられている。ＰＭＯＳトランジスタＰのゲート電極に
はクロック信号ＣＫが入力され、ＮＭｏ５トランジスタ
Ｎのゲート電極にはクロック信号ＣＫがインバータエ４
で反転されて入力される。
このチョッパ型コンパレータは、スイッチＳｌ。
Ｓ２及びアナログスイッチを第４図に示されるようにオ
ン・オフ制御することにより入力端子に入力される入力
信号Ａ、Ｂの比較が行なわれる。
ン・オフ制御することにより入力端子に入力される入力
信号Ａ、Ｂの比較が行なわれる。
第５図に示される動作曲線図を用いて第３図のチョッパ
型コンパレータの動作を説明する。
型コンパレータの動作を説明する。
入力１，２に比較しようとする一対の入力信号Δ、Ｂを
与える。
与える。
まず、スイッチＳ１とアナログスイッチ（ＣＫ）をオン
にし、スイッチＳ２をオフにする。これによりインバー
タＩの入力側と出力側が短絡されて入力側電圧及び出力
側電圧がともにしきい値電圧（第５図の動作曲線上の０
点）となる。しきい値電圧をａとすると、入力電圧Ａに
より、コンデンサＣには Ｑ＝Ｃ（Ａ−ａ） の電荷が蓄えられる。ＣはコンデンサＣのキャパシタン
スである。
にし、スイッチＳ２をオフにする。これによりインバー
タＩの入力側と出力側が短絡されて入力側電圧及び出力
側電圧がともにしきい値電圧（第５図の動作曲線上の０
点）となる。しきい値電圧をａとすると、入力電圧Ａに
より、コンデンサＣには Ｑ＝Ｃ（Ａ−ａ） の電荷が蓄えられる。ＣはコンデンサＣのキャパシタン
スである。
次に、スイッチＳ１としアログスイッチ（ＣＫ）をオフ
にし、スイッチＳ２をオンにする。このとき電荷保存側
からインバータＩの入力側電圧Ｖｉｎには（Ｂ −Ａ
＋ ａ ）なる電圧が生じ、（Ｂ−Ａ）＞０のとき入力
側電圧Ｖｉｎは第５図の動作曲線上をＯから０２へ移動
し、コンパレータの出力すなわちＶｏｕｔはｂ２なる電
圧を生じ、出力はローレベルとなる。
にし、スイッチＳ２をオンにする。このとき電荷保存側
からインバータＩの入力側電圧Ｖｉｎには（Ｂ −Ａ
＋ ａ ）なる電圧が生じ、（Ｂ−Ａ）＞０のとき入力
側電圧Ｖｉｎは第５図の動作曲線上をＯから０２へ移動
し、コンパレータの出力すなわちＶｏｕｔはｂ２なる電
圧を生じ、出力はローレベルとなる。
逆に、（Ｂ−Ａ）＜０のとき、入力側電圧Ｖｉｎは第５
図の動作曲線上をＯからＯｌへ移動し、コンパレータの
出力はｂｌなる電圧を生じ、出力はハイレベルとなる。
図の動作曲線上をＯからＯｌへ移動し、コンパレータの
出力はｂｌなる電圧を生じ、出力はハイレベルとなる。
このように、入力電圧Ａ、Ｈの電位差により入力電圧Ａ
とＢの大小関係を比較する。
とＢの大小関係を比較する。
しかしながら、第３図に示されるように、アナログスイ
ッチのＰＭＯＳトランジスタＰのゲート電極に入力され
るクロック信号ＣＫのタイミングと、ＮＭＯＳトランジ
スタＮのゲート電極に入力されるクロック信号ＧＫのタ
イミングは、インバータエ４が介在しているためにずれ
てくる。
ッチのＰＭＯＳトランジスタＰのゲート電極に入力され
るクロック信号ＣＫのタイミングと、ＮＭＯＳトランジ
スタＮのゲート電極に入力されるクロック信号ＧＫのタ
イミングは、インバータエ４が介在しているためにずれ
てくる。
第６図に示されるように、アナログスイッチがオンから
オフに切り替わるタイミングにおいて、ＰＭＯＳトラン
ジスタＰが閉じる時刻１＋からＮＭＯＳトランジスタＮ
が閉じる時刻ｔ２までの時間Δｔの間に、ＰＭＯＳトラ
ンジスタＰの電荷がＮＭＯ３トランジスタＮを通って分
散され、ＮＭＯＳトランジスタＮが閉じたときはＮＭＯ
ＳトランジスタＮの電荷は分散されることがないので、
インバータ■の入力電位が第５図の０からずれてしまい
、インバータエの入力信号のオフセットとなる。
オフに切り替わるタイミングにおいて、ＰＭＯＳトラン
ジスタＰが閉じる時刻１＋からＮＭＯＳトランジスタＮ
が閉じる時刻ｔ２までの時間Δｔの間に、ＰＭＯＳトラ
ンジスタＰの電荷がＮＭＯ３トランジスタＮを通って分
散され、ＮＭＯＳトランジスタＮが閉じたときはＮＭＯ
ＳトランジスタＮの電荷は分散されることがないので、
インバータ■の入力電位が第５図の０からずれてしまい
、インバータエの入力信号のオフセットとなる。
（目的）
本発明はＣＭＯＳチョッパ型コンパレータのアナログス
イッチのクロック信号の位相差により生ずる比較用リニ
アアンプの入力信号のオフセットを防ぐことを目的とす
るものである。
イッチのクロック信号の位相差により生ずる比較用リニ
アアンプの入力信号のオフセットを防ぐことを目的とす
るものである。
（構成）
本発明は、０ＭＯ３構成のリニアアンプの入力側にコン
デンサが接続され、このコンデンサには比較される信号
入力用の一対の入力端子がそれぞれスイッチを経て接続
され、前記リニアアンプの入力側と出力側の間にはアナ
ログスイッチが接続され、このアナログスイッチと前記
入力信号用スイッチのオン・オフ動作により入力信号の
比較を行なうチョッパ型コンパレータにおいて、アナロ
グスイッチがオンからオフに切り替わるときに最後に切
り替わるＰＭＯＳトランジスタとＭＯＳトランジスタが
同時にオフになるようにして、オフセットの発生を防止
するものである。
デンサが接続され、このコンデンサには比較される信号
入力用の一対の入力端子がそれぞれスイッチを経て接続
され、前記リニアアンプの入力側と出力側の間にはアナ
ログスイッチが接続され、このアナログスイッチと前記
入力信号用スイッチのオン・オフ動作により入力信号の
比較を行なうチョッパ型コンパレータにおいて、アナロ
グスイッチがオンからオフに切り替わるときに最後に切
り替わるＰＭＯＳトランジスタとＭＯＳトランジスタが
同時にオフになるようにして、オフセットの発生を防止
するものである。
すなわち、本発明では、アナログスイッチは２個のＰＭ
ＯＳトランジタと２個のＮＭｏ５トランジスタを備え、
一方のＰＭＯ３）−ランジスタのゲート電極にはクロッ
ク信号を直接入力させ、他方のＰＭＯＳトランジスタの
ゲート電極にはクロック信号を２段のインバータを介し
て入力させ、各ＮＭＯＳトランジスタのゲート電極には
クロック信号を１段のインバータを介して入力させ、最
後にオフとなるＰＭＯＳトランジスタとＮＭＯＳトラン
ジスタのオフになるタイミングが等しくなるように、ク
ロック信号用インバータのトランジスタサイズを調整し
た。
ＯＳトランジタと２個のＮＭｏ５トランジスタを備え、
一方のＰＭＯ３）−ランジスタのゲート電極にはクロッ
ク信号を直接入力させ、他方のＰＭＯＳトランジスタの
ゲート電極にはクロック信号を２段のインバータを介し
て入力させ、各ＮＭＯＳトランジスタのゲート電極には
クロック信号を１段のインバータを介して入力させ、最
後にオフとなるＰＭＯＳトランジスタとＮＭＯＳトラン
ジスタのオフになるタイミングが等しくなるように、ク
ロック信号用インバータのトランジスタサイズを調整し
た。
以下、実施例について具体的に説明する。
第１図は一実施例を表わす。
第３図と同じく、工はリニアアンプとしての比較用イン
バータであり、０ＭＯ５構成であり、高電圧電源Ｖｃｃ
（５Ｖ）とＧＮＤの間に接続されている。インバータ■
の入力側にはコンデンサＣの一方の電極が接続され、コ
ンデンサＣの他方の電極には第１の入力端子がスイッチ
ｓ１を介して接続さ九、第２の入力端子がスイッチｓ２
を介して接続されている。
バータであり、０ＭＯ５構成であり、高電圧電源Ｖｃｃ
（５Ｖ）とＧＮＤの間に接続されている。インバータ■
の入力側にはコンデンサＣの一方の電極が接続され、コ
ンデンサＣの他方の電極には第１の入力端子がスイッチ
ｓ１を介して接続さ九、第２の入力端子がスイッチｓ２
を介して接続されている。
比軟用インバータ■の入力側と出力側を結合するアナロ
グスイッチとして２個のＰＭＯＳトランジスタＰＬ、Ｐ
２と、２個のＮＭｏ５トランジスタＮｌ、Ｎ２を用いる
。各ＭＯＳトランジスタＰ１、Ｐ２．Ｎｌ、Ｎ２の一方
の電極はインバータＩの入力側に接続され、他方の電極
は出力側に接続されている。
グスイッチとして２個のＰＭＯＳトランジスタＰＬ、Ｐ
２と、２個のＮＭｏ５トランジスタＮｌ、Ｎ２を用いる
。各ＭＯＳトランジスタＰ１、Ｐ２．Ｎｌ、Ｎ２の一方
の電極はインバータＩの入力側に接続され、他方の電極
は出力側に接続されている。
アナログスイッチを動作させるクロック信号ＣＫは、Ｐ
ＭＯＳトランジスタＰＬのゲートｍ ｔ＋には直接入力
され、ＮＭＯＳトランジスタＮ１のゲート電極にインバ
ータＩｌを介して入力され、ＮＭＯＳトランジスタＮ２
のゲート電極にはインバータ■２を介して入力され、Ｐ
ＭＯＳトランジスタＰ２のゲート電極にはインバータ■
２とインバータ■３を介して入力される。
ＭＯＳトランジスタＰＬのゲートｍ ｔ＋には直接入力
され、ＮＭＯＳトランジスタＮ１のゲート電極にインバ
ータＩｌを介して入力され、ＮＭＯＳトランジスタＮ２
のゲート電極にはインバータ■２を介して入力され、Ｐ
ＭＯＳトランジスタＰ２のゲート電極にはインバータ■
２とインバータ■３を介して入力される。
インバータＩｌ、 ■２．Ｉ３は、それらを構成する
トランジスタサイズが調整されており、インバータエ１
の出力信号が切り替わるタイミングと、インバータエ２
と１３を経た信号が切り替わるタイミングとが等しくな
るように調整されている。
トランジスタサイズが調整されており、インバータエ１
の出力信号が切り替わるタイミングと、インバータエ２
と１３を経た信号が切り替わるタイミングとが等しくな
るように調整されている。
次に、本実施例の動作について説明する。
入力１，２の信号を比較するための全体としてのコンパ
レータの動作は、従来のコンパレータの説明として第４
図及び第５図を用いて説明したのと同じである。
レータの動作は、従来のコンパレータの説明として第４
図及び第５図を用いて説明したのと同じである。
アナログスイッチにおける各ＭＯＳトランジスタＰｌ、
Ｐ２．Ｎｌ、Ｎ２の動作のタイミングが従来のものと異
なっている。
Ｐ２．Ｎｌ、Ｎ２の動作のタイミングが従来のものと異
なっている。
第２図に示されるように、クロック信号ＣＫのタイミン
グでＰＭＯＳトランジスタＰ！が動作し、遅れてＮＭＯ
ＳトランジスタＮ２が動作する。さらに遅れてＰＭＯＳ
トランジスタＰ２とＮＭＯＳトランジスタＮ１が同時に
動作する。
グでＰＭＯＳトランジスタＰ！が動作し、遅れてＮＭＯ
ＳトランジスタＮ２が動作する。さらに遅れてＰＭＯＳ
トランジスタＰ２とＮＭＯＳトランジスタＮ１が同時に
動作する。
このように、アナログスイッチのオンからオフへの切替
わりの最後の時点において、ＰＭＯＳトランジスタＰ２
とＮＭＯＳトランジスタＮ１が同時にオフになるため、
ＰＭＯＳトランジスタＰ２の電荷とＮＭＯＳトランジス
タＮ１の電荷がともに分散せずに残り、打ち消し合って
オフセット電圧を軽減する。
わりの最後の時点において、ＰＭＯＳトランジスタＰ２
とＮＭＯＳトランジスタＮ１が同時にオフになるため、
ＰＭＯＳトランジスタＰ２の電荷とＮＭＯＳトランジス
タＮ１の電荷がともに分散せずに残り、打ち消し合って
オフセット電圧を軽減する。
（効果）
本発明ではリニアアンプの入力側と出力側を結合するア
ナログスイッチがオンからオフに切り替わるときに最後
に切り替わるＰＭＯＳトランジスタとＮＭＯ３）−ラン
ジスタが同時にオフとなるようにしたので、オフセット
電圧が減少し、コンパレータの精度が向上する。
ナログスイッチがオンからオフに切り替わるときに最後
に切り替わるＰＭＯＳトランジスタとＮＭＯ３）−ラン
ジスタが同時にオフとなるようにしたので、オフセット
電圧が減少し、コンパレータの精度が向上する。
第１図は一実施例を示す回路図、第２図は同実施例にお
けるアナログスイッチの動作を示すタイミング図、第３
図は従来のチョッパ型コンパレータを示す回路図、第４
図はチョッパ型コンパレータの各スイッチの動作のタイ
ミングを示す図、第５図はチョッパ型コンパレータの動
作曲線を示す図、第６図は従来のコンパレータにおける
アナログスイッチの動作のタイミングを示す図である。 ■・・・・・・比較用インバータ。 ■１〜Ｉ３・・・・・・インバータ。 Ｐｉ、Ｐ２・・・・・・ＰＭＯＳトランジスタ。 Ｎｌ、Ｎ２・・・・・・ＮＭｏ５トランジスタ。 Ｃ・・・・・・コンデンサ。 Ｓｌ、Ｓ２・・・・・・スイッチ。
けるアナログスイッチの動作を示すタイミング図、第３
図は従来のチョッパ型コンパレータを示す回路図、第４
図はチョッパ型コンパレータの各スイッチの動作のタイ
ミングを示す図、第５図はチョッパ型コンパレータの動
作曲線を示す図、第６図は従来のコンパレータにおける
アナログスイッチの動作のタイミングを示す図である。 ■・・・・・・比較用インバータ。 ■１〜Ｉ３・・・・・・インバータ。 Ｐｉ、Ｐ２・・・・・・ＰＭＯＳトランジスタ。 Ｎｌ、Ｎ２・・・・・・ＮＭｏ５トランジスタ。 Ｃ・・・・・・コンデンサ。 Ｓｌ、Ｓ２・・・・・・スイッチ。
Claims (1)
- （１）ＣＭＯＳ構成のリニアアンプの入力側にコンデン
サが接続され、このコンデンサには比較される信号入力
用の一対の入力端子がそれぞれスイッチを経て接続され
、前記リニアアンプの入力側と出力側の間にはアナログ
スイッチが接続され、このアナログスイッチと前記入力
信号用スイッチのオン・オフ動作により入力信号の比較
を行なうチョッパ型コンパレータにおいて、前記アナロ
グスイッチは２個のＰＭＯＳトランジタと２個のＮＭＯ
Ｓトランジスタを備え、一方のＰＭＯＳトランジスタの
ゲート電極にはクロック信号を直接入力させ、他方のＰ
ＭＯＳトランジスタのゲート電極にはクロック信号を２
段のインバータを介して入力させ、各ＮＭＯＳトランジ
スタのゲート電極にはクロック信号を１段のインバータ
を介して入力させ、最後にオフとなるＰＭＯＳトランジ
スタとＮＭＯＳトランジスタのオフになるタイミングが
等しくなるように、クロック信号用インバータのトラン
ジスタサイズを調整したことを特徴とするチョッパ型コ
ンパレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP656888A JPH01181221A (ja) | 1988-01-13 | 1988-01-13 | チョッパ型コンパレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP656888A JPH01181221A (ja) | 1988-01-13 | 1988-01-13 | チョッパ型コンパレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01181221A true JPH01181221A (ja) | 1989-07-19 |
Family
ID=11641941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP656888A Pending JPH01181221A (ja) | 1988-01-13 | 1988-01-13 | チョッパ型コンパレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01181221A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04124914A (ja) * | 1990-09-17 | 1992-04-24 | Mitsubishi Electric Corp | チョッパアンプにおける制御信号設定方式 |
| US5959498A (en) * | 1997-03-03 | 1999-09-28 | National Semiconductor Corporation | Chopper-stabilized operational amplifier including low-noise chopper switch |
| EP2062936A1 (en) | 2007-11-20 | 2009-05-27 | Borealis Technology OY | Improved glass fiber reinforced polypropylene |
| JP2016007075A (ja) * | 2011-04-28 | 2016-01-14 | 株式会社半導体エネルギー研究所 | コンパレータ |
-
1988
- 1988-01-13 JP JP656888A patent/JPH01181221A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04124914A (ja) * | 1990-09-17 | 1992-04-24 | Mitsubishi Electric Corp | チョッパアンプにおける制御信号設定方式 |
| US5959498A (en) * | 1997-03-03 | 1999-09-28 | National Semiconductor Corporation | Chopper-stabilized operational amplifier including low-noise chopper switch |
| EP2062936A1 (en) | 2007-11-20 | 2009-05-27 | Borealis Technology OY | Improved glass fiber reinforced polypropylene |
| US8519044B2 (en) | 2007-11-20 | 2013-08-27 | Borealis Technology Oy | Glass fiber reinforced polypropylene |
| JP2016007075A (ja) * | 2011-04-28 | 2016-01-14 | 株式会社半導体エネルギー研究所 | コンパレータ |
| US9935622B2 (en) | 2011-04-28 | 2018-04-03 | Semiconductor Energy Laboratory Co., Ltd. | Comparator and semiconductor device including comparator |
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