JPS6239912A

JPS6239912A - Ｍｏｓブ−トストラツプ・ドライバ回路

Info

Publication number: JPS6239912A
Application number: JP61166856A
Authority: JP
Inventors: ジヨーゼフ・デイ・シユツツ
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 1985-08-12
Filing date: 1986-07-17
Publication date: 1987-02-20
Also published as: US4649300A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は電気的ブートストラッピングを用いたＭＯＳバ
ッファすなわち、ＭＯＳブートストラップ・ドライバ回
路に関する。

〔従来技術〕

金属−酸化膜一半導体（ＭＯＳ）集積回路を構成する際
、ブートストラップされた電位を必要とする場合がおる
。すなわち、回路のあるラインを電源電位以上に高め、
またはアース電位以下に低めなければならない場合であ
る。たとえば、ブートストラップされた電位はダイナミ
ックメモリのワード・ラインにおいて使用される。これ
らワードラインの電位を電源電位以上に上げ、またはア
ース電位以下に下げると、記憶キャパシタンスをビット
ラインに接続するトランジスタの閾値電圧降下がなくな
る。これにより、電荷を完全に転送することができるが
、そうしない場合には、電荷のいくらかが失なわれて１
７まう。ＭＯ８集積回路におけるブートストラップされ
た電位の用途は他にもいろいろある。

本発明のブートストラップ−バッファに最も類似したブ
ートストラップバッファについて、第１Ａ図および第１
Ｂ図を参照して、後で説明する。後述するように、本発
明は、従来のものよりもかなり速度を増している。米国
特許第３，９３７，９８３号には、他のブートストラッ
プ・バッファが示されてい石。

〔発明の概要〕

本発明は、入力信号を受信しかつブートストラップされ
た出力信号を供給するＭＯＳブートストラップ・ドライ
バ回路乃至バッファに関する。第１゜第２．第３の電界
効果形トランジスタは直列に接続されている。第２のト
ランジスタは、ゲートと２つの端子を有［２ている。こ
の第２のトランジスタの一方の端子とゲートとの間に電
気的キャパシタンスを与えるキャパシタンス装置が使用
される。

このキャパシタンス装置は、第２のトランジスタに関連
した寄生キャパシタンスでよい。チャージ装置は、入力
信号を供給する以前にキャパシタンス装置をチャージす
るのに使用される。第２のトランジスタのゲートは自動
的に“プートＩされる。

この装置においては、従来回路において行なっていたよ
うに入力信号を回路に供給した後、トランジスタのゲー
トをチャージする必要がない。しかし、従来技術では、
入力信号が回路に供給された後にキャパシタンスのチャ
ージが行なわれるので、動作の遅い回路となっていた。

〔実施例〕

特に、相補形ＭＯ８の製造に適したブートストラップさ
れ出力を供給する金属−酸化膜一半導体（ＭＯＳ）集積
回路について説明する。本実施例では、本発明の理解を
助けるため、たとえば特定の導電形など・、多くの特定
な記載が示されているが、本発明はこれら特定な記載に
限定されないことは、当業者には明白であろう。また、
本発明を製造するのに必要な周知の工程や、他の周知の
記載などは、本発明を不明瞭なものとしないよう省略す
る。

従来回路およびその動作本発明のより良い理解のため、先ず従来技術に触れる。

第１Ａ図は、ライン１１への入力信号に応じて、ライン
１０における容量結合により供給電位を越えて移動する
ブートストラップされた出力を供給するブートストラッ
プ瞥バッファ回路を示している。このＰ−チャネルの実
施例において、トランジスタ１２．１３は直列に接続さ
れ、主な制御を行なう。キャパシタ１６とインバータ１
７とともにトランジスタ１５は、第１Ｂ図に［２７で示
すようなアース電位以下のブートストラッピングを行な
う。インバータ２２とキャパシタ２０とトランジスタ２
１はトランジスタ１３のゲートに対してブートストラッ
ピングを行なう。

動作において、入力信号はライン１１に供給され、トラ
ンジスタ１２をオフにする。トランジスタ２１は、トラ
ンジスタ１３のゲートをアースにし、ライン１０を第１
８図の曲線２５で示すようにアース電位に向けて引っ張
るのに使用される。

次に、インバータ２２は「低」へとクロックされ、キャ
パシタ２０は、トランジスタ２１がオフになったらトラ
ンジスタ１３のゲートをアース以下にするのに使用され
る。続いて、トランジスタ１３は、インバータ２２を「
高」へとクロックすることによりオフになる。

前にチャージされたキャパシタ１６は、トランジスタ１
５のゲートがアース電位以下になると、ライン１０に接
続される。トランジスタ１５のゲートは、トランジスタ
１３のゲートに接続された回路と同様の回路でアース以
下にされる。トランジスタ１３のゲートの電圧がオフに
なり始めたら、ノード１０の電圧はアースへのチャージ
ングを停止する。出力１０は、トランジスタ１５とキャ
パシタ１６が完全に接続されて動作するまで（これには
数ナノ秒（例えば４〜６ナノ秒）かかる）浮遊したまま
にされる。この状態が第１Ｂ図の線２６で示されている
。ここでインバータ１７が「低」へとクロックされると
、キャパシタ１６は第１Ｂ図の曲線２７で示されている
ようにライン１０をアース電位以下にプートする。キャ
パシタ１６は、大きく、ｉたライン１０に接続の負荷に
対して整合されている。

第１Ａ図の回路における間趙点の１つは、入力信号がラ
イン１１に供給されてからキャパシタ２０がチャージさ
れることである。トランジスタ１３は、入力信号が供給
されるまでオフでなくてはならず、そうでないと、トラ
ンジスタ１２．１３を介してＶＣａとアースとの間に電
流が流れてしまう。

トランジスタ１３のゲートに付随するキャパシタンスと
キャパシタ２０のチャージングには、第１Ｂ図の曲線２
５で示すように比較的長い時間がかかる。また、第１Ｂ
図の曲線２６で示すように、トランジスタ１５のゲート
をアース以下にする場合にも同様の遅れがある。

後述するように、本発明は、トランジスタ１３゜１５ま
たは同様のトランジスタのゲートをブートストラップす
るのに要する時間を短縮し、それによシ、回路の速度を
かなり増すことができる。

第２Ａ図の回路第２Ａ図は、本発明を実施した簡単な回路を示している
。第２Ａ図の回路では、第１Ａ図に示したようなキャパ
シタ１Ｂに伴うブートストラッピングはライン３Ｔには
使用されていない。

第２Ａ図の回路において、ｐ−チャネル叶うンジスタ３
０は、ｎ−チャネル・トランジスタ３１゜３２と直列に
接続されている。入力ライン３３け、トランジスタ３０
．３２のゲートに接続している。

ここで、ｐ−チャネルトランジスタとれ一チャネル畳ト
ランジスタにおいては、１方のトランジスタをオフにし
他方をオンにするのに同じ電位を使用することができる
。

キャパシタ３５は、トランジスタ３１のゲートとライン
３７との間に接続されている。このキャパシタは、トラ
ンジスタ３４を介してチャージされる。

動作において、入力信号を供給する以前、トランジスタ
３０はオンで、トランジスタ３２はオフである。ライン
３７はトランジスタ３０を介して’／ｃｏに接続されて
いる。入力信号が供給される前、トランジスタ３４は、
キャパシタ３５をｖａｎまでチャージするのに使用され
、その後、そのゲートはｖ■電位に戻る。すなわち、ト
ランジスタ３１のゲートはアース電位になり、一方ライ
ン３７はトランジスタ３２を介してｖｃｃに保持されて
いる。

トランジスタ３４は、キャパシタ３５をチャージする速
度が回路の特性に直接的に影響しないので、比較的小さ
くてよい。それ故プートストツピング効率が改善される
。その理由は、チャージ時間と、トランジスタ３４に伴
う寄生キャパシタンスとの間でのトレード・オフがない
からであり、また、それが、ブート後のトランジスタ３
１のゲートにおける最終電圧をいくらか低下させるもの
だからである。

入力信号がライン３３に供給されると、トランジスタ３
２は導通しかつトランジスタ３０はカット・オフされる
。第２Ｂ図のグラフに示すように、出力ライン３７の電
位は急速に低下し、キャパシタ３５のチャージは、トラ
ンジスタ３１のゲートのブートストラッピングを生じる
。また、このグラフに示すように、ライン３ＴはＶ□壕
で急速に低下する。第２Ｂ図のグラフかられかるように
、特性曲線に１平坦“な部分はない。

第２Ａ図の回路において重要なことは、キャパシタ３５
のチャージが入力信号の供給前に行なわれることである
。このことは、入力信号の供給後にブートストラップ・
キャパシタ２０のチャージが行なわれる第１Ａ図の回路
とは著しく異なっている。第３図に示すように、第２Ａ
図の概念は、第３図の回路におけるゲートをブートスト
ラップするのに使用し得る。

第２Ａ図ではキャパシタ３５が示されているが、トラン
ジスタ３１のゲートに伴う寄生キャパシタンスが有効に
使用されている。実際、（寄生キャパシタ３９により示
される）ゲート・ソース間およびゲート・ドレイン間の
キャパシタンスとチャネルキャパシタンスは、全てブー
トストラッピングに役立っておシ、多くの場合、キャパ
シタ３５がなくても十分でおる。これはドライバの電力
消費を軽減し、速度電力（スピード・パワー）積を改善
する。

第３図に示した実施例において、出力ライン４５はｐ−
チャネルトランジスタ４４を介してＶＣＯに、かつｐ−
チャネルトランジスタ４６とｎ−チャネルトランジスタ
４７を介してアースに接続している。入力信号はライン
５７に供給され、／ブルーアップ・トランジスタ４４は
、入力信号の供給時、または供給前にオフにされる。

（第１Ａ図のキャパシタ１６に対応する）比較的大きい
キャパシタ６１はライン４５をアース電位以下にブート
ストラップするのに使用される。

トランジスタ６Ｇ、６２．６３は、このキャパシタをチ
ャージし、ライン４５に接続するのに使用される。

ノード５１（トランジスタ４６のゲート）に接続したト
ランジスタ４９．５０は、トランジスタ４６のブートス
トラッピング電圧を制御するのに使用される。トランジ
スタ４６のゲートは、第２Ａ図に関して述べたように、
その寄生キャパシタンスのプリチャージによりブートス
トラップされる。

トランジスタ５０はノード５１を（アース以下に）放電
し、トランジスタ４９は出力が低下した時、ノードをア
ースに引き戻す。これは、この回路の重要な特徴で、ト
ランジスタ４６に生じ得るゲート・エツジ援助ブレーク
ダウン（ｐｏｓｓｉｂｔｅ　ｇａｔｅ＊ｄｇ＊　ａｉｄ
ｅｄ　ｂｒｅａｋｄｏｗｎ）を減少する。

ｐ−チャネル・トランジスタ５３　、５４　、５５ハ、
トランジスタ４６．６０のゲートに伴うキャパシタンス
をプリチャージするのに使用される。

第３図の様々なラインおよびノードは、たとえばライン
６５．６６等は、第４図において回路の動作の波形の電
位を示すのに、同じ参照番号が示されている。

入力信号がライン５Ｔに供給される以前に、ライン４５
はトランジスタ４４を介してｖｃｅ電位にされている。

この期間において、ノード５１．６６のプリチャージが
行なわれる。ノード６４は、それ自身でブートストラッ
プされ、かつ第４図に示すようにトランジスタ５５によ
’）　Ｖｓｓ　’＊で既にプリチャージされている。こ
のノードの電位は、Ｖ、。

以下にプートし、ノード６５の電圧（’ｉ’ｍｓ）　を
ノード５１，６Ｂの両方に十分に転送する。すなわち、
ノードｓｉ、ａｅは、この期間においてアース電位にさ
れる。

前述したように、トランジスタ４４は、ターン・オフさ
れかつ入力信号（ライン５７）はトランジスタ４７のゲ
ートに供給される。入力信号が供給すれた後、トランジ
スタ４６．４７が両方とも導通しているので、ライン４
５の電位は（アースに向けて）降下する。ライン４５の
電位が降下すると、第２Ａ図に関して述べたように、自
動ブートストラッピングがトランジスタ４６のゲートと
トランジスタ６６のゲートに生じる。このことは、ＶＳ
Ｓ以−トに低下するメート５１．６６の電位により、第
４図において示されている。

出力がＶｌｌｌ電位近くに至ると、ライン５８に・くル
スが供給され、ノード５１の電位が変化する（たとえば
−３ボルトからＶｃｅ／２まで）。前述したように、ト
ランジスタ４９．５０は、トランジスタ４６のゲートの
生じ得るゲートエツジ援助ブレ一りダウンを減少するの
に使用される。

（Ｖｓｓに近い）ノード４５の電位以下の、あるＶＴＰ
よシも高い電位まで七のゲートをチャージしたことによ
り、トランジスタ４６がカット−オフされると、ノード
６Ｂは低くなる。このノードはｖｃ６にあらかじめチャ
ージされ、一方ノードｖＡＸ“ｔｉＶａａにチャージさ
れている。ｖ■への７−ド５１゜６６のプリチャージが
開始すると、ノードＸはｖ喀・までチャージし、ノード
６８をｖｅｃ電位以上にブートストラップする。辷れは
２ｖｏ６の電位に相幽する。トランジスタ６２．６３は
オフで、それらのゲートはそれぞれＶａｓ＋Ｖｅｏであ
る。これによシ、キャパシタ６１にあらかじめ蓄えられ
た電荷は、トランジスタ６０を介してライン４５をブー
トストラップする。図示のように、ライン４５は、ノー
ド６８の電位が低下すると、Ｖｌｌ以下に低下する。

出力ラインの上昇時間または降下時間に関する大幅力改
善は、第３図の実施例により実現される。

第１Ａ図に示されたような従来回路は、２４ナノ秒の代
表的な降下時間を有している。一方、第３図の回路では
８ナノ秒の降下時間である。

また、第１Ａ図の従来回路の出力における平坦な部分は
、本発明の簡単な構成では除去されている。

以上のように、本発明は、速度に関して大幅な改善を提
供するブートストラップ・バッフアラ提供する。

【図面の簡単な説明】

第１Ａ図および第１Ｂ図は従来回路の電気回路図および
その応答を示したグラフ、第２Ａ図および第２Ｂ図社簡
単な構成を有する本発明の回路図、およびその説明のだ
めのグラフ、第３図は本発明の実施例を示した回路図、
第４図は第３図の回路動作を示したグラフでおる。１２．１３，１５，２１．３Ｇ、３１．３２．３４　ｅ
拳・・トランジスタ、１７．２２φ・・・インバータ、
４４．４８．４７．５０，５３．５４，５５．８Ｇ。６２　、６３・−会・トランジスタ。

Claims

【特許請求の範囲】

（１）入力信号を受信しかつ出力信号を供給するＭＯＳ
ブートストラップ・ドライバ回路において、直列接続し
た第１、第２および第３の電界効果形トランジスタにし
て、第２の電界効果形トランジスタがゲートおよび２つ
の端子を有している第１、第２および第３の電界効果形
トランジスタと；上記第２トランジスタの上記２つの端
子の一方と上記ゲートとの間に電気的キャパシタンスを
与えるキャパシタンス装置と；上記入力信号が上記ドライバ回路に供給される前に、上
記キャパシタンス装置をチャージするチャージ装置とか
ら成り、上記出力信号は上記第２の電界効果形トランジスタの上
記端子の一方に存在し、上記第２の電界効果形トランジ
スタの上記ゲートがブートストラップされることを特徴
とするＭＯＳブートストラップ・ドライバ回路。
（２）特許請求の範囲第１項記載の回路において、キャ
パシタンス装置はキャパシタから成ることを特徴とする
ＭＯＳブートストラップ・ドライバ回路。
（３）特許請求の範囲第１項記載の回路において、キャ
パシタンス装置は第２の電界効果形トランジスタの寄生
キャパシタンスから成ることを特徴とするＭＯＳブート
ストラップ・ドライバ回路。
（４）特許請求の範囲第１項記載の回路において、第２
の電界効果形トランジスタの端子の一方に接続し、出力
信号のブートストラップを行なうキャパシタを含んでい
ることを特徴とするＭＯＳブートストラップ・ドライバ
回路。
（５）特許請求の範囲第１項記載の回路において、ブー
トストラッピングが開始した後、第２の電界効果形トラ
ンジスタのゲートのブートストラッピングを減少する装
置を含んでいることを特徴とするＭＯＳブートストラッ
プ・ドライバ回路。
（６）入力信号を受信しかつブートストラップされた出
力信号を供給するＭＯＳブートストラップ・ドライバ回
路において、直列接続した第１、第２、第３トランジスタにして、上
記入力信号は上記第１および第３トランジスタの一方の
ゲートに供給され、かつ上記ブートストラップされた出
力信号は上記第２トランジスタの端子の一方に存在する
、第１、第２、第３トランジスタと；ブートストラップされた電位を供給する第１ブートスト
ラッピング回路と；上記第２トランジスタの上記一方の端子と上記第１ブー
トストラッピング回路との間に接続された第４トランジ
スタと；上記第２トランジスタの上記一方の端子と上記第２トラ
ンジスタのゲートとの間に電気的キャパシタンスを与え
第１キャパシタンス装置と；上記第４トランジスタのゲ
ートと上記第４トランジスタの一方の端子との間に電気
的キャパシタンスを与える第２キャパシタンス装置と；上記入力信号が上記回路に供給される前に上記第１およ
び第２キャパシタンス装置をチャージするチャージ装置
とから成り、上記ブートストラップされた出力信号が供給されること
を特徴とするＭＯＳブートストラップ・ドライバ回路。
（７）特許請求の範囲第６項記載の回路において、第２
トランジスタのゲートのブートストラッピングを減少す
る装置を含んでいることを特徴とするＭＯＳブートスト
ラップ・ドライバ回路。
（８）特許請求の範囲第７項記載の回路において、チャ
ージ装置は第２トランジスタのゲートに接続した第５ト
ランジスタと第４トランジスタのゲートに接続した第６
トランジスタを含み、上記第５および第６トランジスタ
には、第１および第２キャパシタンス装置がチャージさ
れる時上記第５および第６トランジスタのゲートをブー
トストラップする第２ブートストラッピング回路が接続
されていることを特徴とするＭＯＳブートストラップ・
ドライバ回路。
（９）特許請求の範囲第７項記載の回路において、第１
および第３トランジスタは反対の導電形のものであるこ
とを特徴とするＭＯＳブートストラップ・ドライバ回路
。