JPH0310444A - 電子フックスイッチ - Google Patents
電子フックスイッチInfo
- Publication number
- JPH0310444A JPH0310444A JP14642089A JP14642089A JPH0310444A JP H0310444 A JPH0310444 A JP H0310444A JP 14642089 A JP14642089 A JP 14642089A JP 14642089 A JP14642089 A JP 14642089A JP H0310444 A JPH0310444 A JP H0310444A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- emitter
- resistor
- current
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000006378 damage Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Landscapes
- Telephone Set Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電話機の電子フックスイッチに関する。
第２図は従来の電子フックスイッチの代表例を示す回路
図である０図において、Ｑｌは高耐圧のＮＰＮトランジ
スタ、Ｑ５は高耐圧のＰＮＰ トランジスタ、Ｑ６は高
耐圧のＮＰＮトランジスタ、Ｒ１，Ｒ４は抵抗器、ＤＩ
、Ｄ２はダイオードであり、トランジスタＱｌのコレク
タとトランジスタＱ５のベースとの間に抵抗器Ｒ１が接
続され、ダイオードＤＩのカソードにダイオードＤ２の
アノードが接続され、ダイオードＤ２のカソードにトラ
ンジスタＱ５のベースと抵抗器Ｒ１の接続点とが接続さ
れ、ダイオードＤＩのアノードとトランジスタＱ５のエ
ミッタとの間に抵抗器Ｒ４が接続され、トランジスタＱ
６のベースとトランジスタＱ５のコレクタとが接続され
、トランジスタＱ６のコレクタにトランジスタＱ５のエ
ミッタと抵抗器Ｒ４の接続点とが接続され、ダイオード
Ｄｌの７ノードと抵抗器Ｒ４の接続点とを入力とし、ト
ランジスタＱ６のエミッタを出力とし、トランジスタＱ
ｌのエミッタを入出力の共通グランドとし、トランジス
タＱｌのベースを制御入力とする構成となっている。
図である０図において、Ｑｌは高耐圧のＮＰＮトランジ
スタ、Ｑ５は高耐圧のＰＮＰ トランジスタ、Ｑ６は高
耐圧のＮＰＮトランジスタ、Ｒ１，Ｒ４は抵抗器、ＤＩ
、Ｄ２はダイオードであり、トランジスタＱｌのコレク
タとトランジスタＱ５のベースとの間に抵抗器Ｒ１が接
続され、ダイオードＤＩのカソードにダイオードＤ２の
アノードが接続され、ダイオードＤ２のカソードにトラ
ンジスタＱ５のベースと抵抗器Ｒ１の接続点とが接続さ
れ、ダイオードＤＩのアノードとトランジスタＱ５のエ
ミッタとの間に抵抗器Ｒ４が接続され、トランジスタＱ
６のベースとトランジスタＱ５のコレクタとが接続され
、トランジスタＱ６のコレクタにトランジスタＱ５のエ
ミッタと抵抗器Ｒ４の接続点とが接続され、ダイオード
Ｄｌの７ノードと抵抗器Ｒ４の接続点とを入力とし、ト
ランジスタＱ６のエミッタを出力とし、トランジスタＱ
ｌのエミッタを入出力の共通グランドとし、トランジス
タＱｌのベースを制御入力とする構成となっている。
以上の構成において、トランジスタＱ１のベースに電圧
が入力されているとトランジスタＱｌはオンとなり、ダ
イオードＤ１のアノードと抵抗器Ｒ４との接続点に印加
されたラインからの電圧は抵抗器Ｒ４，トランジスタＱ
５のエミッタからベース、抵抗器Ｒ１，トランジスタＱ
１のコレクタからエミッタの経路で電流を流す。トラン
ジスタＱ５のエミッタからベースに電流が流れるのでト
ランジスタＱ５はオンとなる。そこでラインから印加さ
れた電圧は抵抗器Ｒ４，トランジスタＱ５のエミッタか
らコレクタ、トランジスタＱ６のベースからエミッタの
経路で電流を流す。トランジスタＱ６のベースからエミ
ッタに電流が流れるのでトランジスタＱ６はオンする。
が入力されているとトランジスタＱｌはオンとなり、ダ
イオードＤ１のアノードと抵抗器Ｒ４との接続点に印加
されたラインからの電圧は抵抗器Ｒ４，トランジスタＱ
５のエミッタからベース、抵抗器Ｒ１，トランジスタＱ
１のコレクタからエミッタの経路で電流を流す。トラン
ジスタＱ５のエミッタからベースに電流が流れるのでト
ランジスタＱ５はオンとなる。そこでラインから印加さ
れた電圧は抵抗器Ｒ４，トランジスタＱ５のエミッタか
らコレクタ、トランジスタＱ６のベースからエミッタの
経路で電流を流す。トランジスタＱ６のベースからエミ
ッタに電流が流れるのでトランジスタＱ６はオンする。
そこでラインから印加された電圧は抵抗器Ｒ４，トラン
ジスタＱ６のコレクタからエミッタの経路で電流を流す
。図示されていないが、トランジスタＱ６のエミッタと
トランジスタＱ１のエミッタとの間には通話回路が接続
されるのでラインから入力された電圧は通話回路に印加
される。
ジスタＱ６のコレクタからエミッタの経路で電流を流す
。図示されていないが、トランジスタＱ６のエミッタと
トランジスタＱ１のエミッタとの間には通話回路が接続
されるのでラインから入力された電圧は通話回路に印加
される。
トランジスタＱ１がオフのときは、これらの電流経路が
形成されないのでラインから入力された電圧は通話回路
に印加されない。
形成されないのでラインから入力された電圧は通話回路
に印加されない。
また、トランジスタＱｌがオフしているときは、通常の
雷等の電流サージも回路が形成されていないので流れる
ことはなく、これらの素子が破壊されることは無い。
雷等の電流サージも回路が形成されていないので流れる
ことはなく、これらの素子が破壊されることは無い。
トランジスタＱｌがオンしているときは、雷等の電流サ
ージは抵抗器Ｒ４，トランジスタＱ６のコレクタからエ
ミッタの経路で流れる。抵抗器Ｒ４の電圧降下とトラン
ジスタＱ５のベースとエミッタとの間の電圧降下の和が
ダイオードＤＩとＤ２との電圧降下の和を越えると、電
流はダイオードＤｌとＤ２との経路に多く流れ込み、抵
抗器Ｒ４からトランジスタＱ５のベースに流れる電流を
制限する。このため抵抗器Ｒ４にながれる電流は一定の
値以上にはならないことになる。この結果、トランジス
タＱ６に流れる電流を制限し、電流サージによるトラン
ジスタの破壊を防止する。
ージは抵抗器Ｒ４，トランジスタＱ６のコレクタからエ
ミッタの経路で流れる。抵抗器Ｒ４の電圧降下とトラン
ジスタＱ５のベースとエミッタとの間の電圧降下の和が
ダイオードＤＩとＤ２との電圧降下の和を越えると、電
流はダイオードＤｌとＤ２との経路に多く流れ込み、抵
抗器Ｒ４からトランジスタＱ５のベースに流れる電流を
制限する。このため抵抗器Ｒ４にながれる電流は一定の
値以上にはならないことになる。この結果、トランジス
タＱ６に流れる電流を制限し、電流サージによるトラン
ジスタの破壊を防止する。
抵抗器Ｒ１はトランジスタＱ１のコレクタに直列に入っ
ているのでトランジスタＱｌの電流を制限することがで
き、トランジスタＱｌの破壊を防止している。
ているのでトランジスタＱｌの電流を制限することがで
き、トランジスタＱｌの破壊を防止している。
上述した従来の電子フックスイッチは、トランジスタＱ
５のベース電流を制限することによりトランジスタＱ６
の電流を制限している。しかし、トランジスタＱ５はス
イッチング動作のため飽和状態にあり、トランジスタＱ
５がオフするまでに時間カーかかり、短時間しか印加さ
れない雷等の電流サージに対してはあまり効果がなく、
他に保護する素子を必要とするという欠点がある。
５のベース電流を制限することによりトランジスタＱ６
の電流を制限している。しかし、トランジスタＱ５はス
イッチング動作のため飽和状態にあり、トランジスタＱ
５がオフするまでに時間カーかかり、短時間しか印加さ
れない雷等の電流サージに対してはあまり効果がなく、
他に保護する素子を必要とするという欠点がある。
本発明の電子フックスイッチは、高耐圧の第１のＮＰＮ
トランジスタ（Ｑ２）のコレクタと高耐圧のＰＮＰトラ
ンジスタ（Ｑ２）のベースとの間に第１の抵抗器（Ｒ１
）が接続され、前記ＰＮＰトランジスタ（Ｑ２）のコレ
クタと高耐圧の第２のＮＰＮトランジスタ（Ｑ３）のベ
ースとの間に第２の抵抗器（Ｒ２）が接続され、第３の
ＮＰＮトランジスタ（Ｑ４）のベースとエミ、りとの間
に第３の抵抗器（Ｒ３）が接続され、前記ＰＮＰトラン
ジスタ（Ｑ２）のエミッタと前記第２ＯＮＰＮトランジ
スタ（Ｑ３）のコレクタとが接続され、前記？＄３のＮ
ＰＮトランジスタ（Ｑ４）のコレクタは前記第２のＮＰ
Ｎトランジスタ（Ｑ３）のベースと前記第２の抵抗器（
Ｒ２）との接続点に接続され、前記第２のＮＰＮトラン
ジスタ（Ｑ３）のエミッタは前記第３のＮＰＮトランジ
スタ（Ｑ４）のベースと 前記第３の抵抗器（Ｒ３）と
の接続点に接続され、前記ＰＮＰトランジスタ（Ｑ２）
のエミッタと前記第２のＮＰＮトランジスタ（Ｑ３）の
コレクタの接続点を回線からの入力とし、前記第３ＯＮ
ＰＮトランジスタ（Ｑ４）のエミッタと前記第３の抵抗
器（Ｒ３）との接続点を通話回路への出力とし、前記第
１のＮＰＮトランジスタ（Ｑ２）のエミッタを共通のグ
ランド、ベースをフック入力とすることにより構成され
る。
トランジスタ（Ｑ２）のコレクタと高耐圧のＰＮＰトラ
ンジスタ（Ｑ２）のベースとの間に第１の抵抗器（Ｒ１
）が接続され、前記ＰＮＰトランジスタ（Ｑ２）のコレ
クタと高耐圧の第２のＮＰＮトランジスタ（Ｑ３）のベ
ースとの間に第２の抵抗器（Ｒ２）が接続され、第３の
ＮＰＮトランジスタ（Ｑ４）のベースとエミ、りとの間
に第３の抵抗器（Ｒ３）が接続され、前記ＰＮＰトラン
ジスタ（Ｑ２）のエミッタと前記第２ＯＮＰＮトランジ
スタ（Ｑ３）のコレクタとが接続され、前記？＄３のＮ
ＰＮトランジスタ（Ｑ４）のコレクタは前記第２のＮＰ
Ｎトランジスタ（Ｑ３）のベースと前記第２の抵抗器（
Ｒ２）との接続点に接続され、前記第２のＮＰＮトラン
ジスタ（Ｑ３）のエミッタは前記第３のＮＰＮトランジ
スタ（Ｑ４）のベースと 前記第３の抵抗器（Ｒ３）と
の接続点に接続され、前記ＰＮＰトランジスタ（Ｑ２）
のエミッタと前記第２のＮＰＮトランジスタ（Ｑ３）の
コレクタの接続点を回線からの入力とし、前記第３ＯＮ
ＰＮトランジスタ（Ｑ４）のエミッタと前記第３の抵抗
器（Ｒ３）との接続点を通話回路への出力とし、前記第
１のＮＰＮトランジスタ（Ｑ２）のエミッタを共通のグ
ランド、ベースをフック入力とすることにより構成され
る。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。第１図にお
いてＱｌ、Ｑ２．Ｑ３はそれぞれ高耐圧のＮＰＮ、ＰＮ
Ｐ、ＮＰＮトランジスタ、Ｑ４は通常のＮＰＮトランジ
スタ、Ｒ１，Ｒ２，Ｒ３は抵抗器で、トランジスタＱ２
のエミッタにラインが、トランジスタＱ４のエミッタに
通話回路が接続され、トランジスタＱｌのエミッタが共
通のグランドとなっている。
いてＱｌ、Ｑ２．Ｑ３はそれぞれ高耐圧のＮＰＮ、ＰＮ
Ｐ、ＮＰＮトランジスタ、Ｑ４は通常のＮＰＮトランジ
スタ、Ｒ１，Ｒ２，Ｒ３は抵抗器で、トランジスタＱ２
のエミッタにラインが、トランジスタＱ４のエミッタに
通話回路が接続され、トランジスタＱｌのエミッタが共
通のグランドとなっている。
トランジスタＱｌのベースに電圧が入力されているとト
ランジスタＱ１はオンとなり、入力のライン電圧はトラ
ンジスタＱ２のエミッタからベース、抵抗器Ｒ１，トラ
ンジスタＱｌのコレクタがらエミッタの経路で電流を流
す。トランジスタＱ２のベースに電流が流れるのでトラ
ンジスタＱ２はオンする。トランジスタＱ２がオンなの
で、印加された電圧はトランジスタＱ２のエミッタから
コレクタ、抵抗器Ｒ２，トランジスタＱ３のベースから
エミッタ、抵抗器３の経路で電流を流す。トランジスタ
Ｑ３のベースに電流が流れるのでトランジスタＱ３はオ
ンする。トランジスタＱ３がオンなので印加された電圧
はトランジスタＱ３のコレクタからエミッタ、抵抗器Ｒ
３の経路で電流を流す。
ランジスタＱ１はオンとなり、入力のライン電圧はトラ
ンジスタＱ２のエミッタからベース、抵抗器Ｒ１，トラ
ンジスタＱｌのコレクタがらエミッタの経路で電流を流
す。トランジスタＱ２のベースに電流が流れるのでトラ
ンジスタＱ２はオンする。トランジスタＱ２がオンなの
で、印加された電圧はトランジスタＱ２のエミッタから
コレクタ、抵抗器Ｒ２，トランジスタＱ３のベースから
エミッタ、抵抗器３の経路で電流を流す。トランジスタ
Ｑ３のベースに電流が流れるのでトランジスタＱ３はオ
ンする。トランジスタＱ３がオンなので印加された電圧
はトランジスタＱ３のコレクタからエミッタ、抵抗器Ｒ
３の経路で電流を流す。
トランジスタＱ１のベースに電圧が入力されていないと
きはトランジスタＱｌはオフなので上述の電流は流れな
い。また、トランジスタＱｌがオフしているときは雷等
の電流サージも回路が形成されていないので流れないた
めトランジスタ等が破壊されることは無い。
きはトランジスタＱｌはオフなので上述の電流は流れな
い。また、トランジスタＱｌがオフしているときは雷等
の電流サージも回路が形成されていないので流れないた
めトランジスタ等が破壊されることは無い。
トランジスタＱ１がオンしているときの雷等の電流サー
ジはトランジスタＱ３のコレクタからエミッタ、抵抗器
Ｒ３の経路で電流を流す。抵抗器Ｒ３の電圧降下が大き
くなってトランジスタＱ４のベース・エミッタ間のしき
い電圧に達するとトランジスタＱ４がオンする。トラン
ジスタＱ４がオンするとトランジスタＱ２のエミッタか
らコレクタ２抵抗器Ｒ２を経てトランジスタＱ３のベー
スに供給されている電流を、トランジスタＱ４のコレク
タからエミッタを通して流してしまうので、トランジス
タＱ３にはそれ以上電流が流れなくなる。しかも、トラ
ンジスタＱ３はトランジスタＱ２とトランジスタＱ３と
で構成されるダーリントン接続の出力段なので未飽和状
態で動作している。このため、従来の電子フックスイッ
チに比べて非常に高速に電流の制限ができ、トランジス
タの破壊を防止する。また、抵抗器Ｒ１はトランジスタ
Ｑ１のコレクタに直列に入っているので、トランジスタ
Ｑ１の電流を制限することができ、トランジスタＱｌの
破壊を防止している。抵抗器Ｒ２はトランジスタＱ２の
コレクタに直列に入っているので、トランジスタＱ２の
電流を制限することができ、トランジスタＱ２の破壊を
防止している。
ジはトランジスタＱ３のコレクタからエミッタ、抵抗器
Ｒ３の経路で電流を流す。抵抗器Ｒ３の電圧降下が大き
くなってトランジスタＱ４のベース・エミッタ間のしき
い電圧に達するとトランジスタＱ４がオンする。トラン
ジスタＱ４がオンするとトランジスタＱ２のエミッタか
らコレクタ２抵抗器Ｒ２を経てトランジスタＱ３のベー
スに供給されている電流を、トランジスタＱ４のコレク
タからエミッタを通して流してしまうので、トランジス
タＱ３にはそれ以上電流が流れなくなる。しかも、トラ
ンジスタＱ３はトランジスタＱ２とトランジスタＱ３と
で構成されるダーリントン接続の出力段なので未飽和状
態で動作している。このため、従来の電子フックスイッ
チに比べて非常に高速に電流の制限ができ、トランジス
タの破壊を防止する。また、抵抗器Ｒ１はトランジスタ
Ｑ１のコレクタに直列に入っているので、トランジスタ
Ｑ１の電流を制限することができ、トランジスタＱｌの
破壊を防止している。抵抗器Ｒ２はトランジスタＱ２の
コレクタに直列に入っているので、トランジスタＱ２の
電流を制限することができ、トランジスタＱ２の破壊を
防止している。
以上説明したように本発明は、電子フックスイッチの出
力トランジスタを未飽和状態で使用し、雷等のサージに
対して電流制限を行なうので、応答スピードを早くする
ことができる。このため、同一の効果に対して定格電力
の小さいトランジスタを使って回路を構成することがで
き、回路部品の価格を大幅に削減することができる効果
がある。
力トランジスタを未飽和状態で使用し、雷等のサージに
対して電流制限を行なうので、応答スピードを早くする
ことができる。このため、同一の効果に対して定格電力
の小さいトランジスタを使って回路を構成することがで
き、回路部品の価格を大幅に削減することができる効果
がある。
第１図は本発明の一実施例の回路図、第２図は従来の電
子フックスイッチの代表的な回路図である。 Ｑｌ〜Ｑ６・・・・・・トランジスタ、Ｒ１，Ｒ２，Ｒ
３、Ｒ４・・・・・・抵抗器。
子フックスイッチの代表的な回路図である。 Ｑｌ〜Ｑ６・・・・・・トランジスタ、Ｒ１，Ｒ２，Ｒ
３、Ｒ４・・・・・・抵抗器。
Claims (1)
- 高耐圧の第１のＮＰＮトランジスタ（Ｑ１）のコレクタ
と高耐圧のＰＮＰトランジスタ（Ｑ２）のベースとの間
に第１の抵抗器（Ｒ１）が接続され、前記ＰＮＰトラン
ジスタ（Ｑ２）のコレクタと高耐圧の第２のＮＰＮトラ
ンジスタ（Ｑ３）のベースとの間に第２の抵抗器（Ｒ２
）が接続され、第３のＮＰＮトランジスタ（Ｑ４）のベ
ースとエミッタとの間に第３の抵抗器（Ｒ３）が接続さ
れ、前記ＰＮＰトランジスタ（Ｑ２）のエミッタと前記
第２のＮＰＮトランジスタ（Ｑ３）のコレクタとが接続
され、前記第３のＮＰＮトランジスタ（Ｑ４）のコレク
タは前記第２のＮＰＮトランジスタ（Ｑ３）のベースと
前記第２の抵抗器（Ｒ２）との接続点に接続され、前記
第２のＮＰＮトランジスタ（Ｑ３）のエミッタは前記第
３のＮＰＮトランジスタ（Ｑ４）のベースと前記第３の
抵抗器（Ｒ３）との接続点に接続され、前記ＰＮＰトラ
ンジスタ（Ｑ２）のエミッタと前記第２のＮＰＮトラン
ジスタ（Ｑ３）のコレクタの接続点を回線からの入力と
し、前記第３のＮＰＮトランジスタ（Ｑ４）のエミッタ
と前記第３の抵抗器（Ｒ３）との接続点を通話回路への
出力とし、前記第１のＮＰＮトランジスタ（Ｑ１）のエ
ミッタを共通のグランド、ベースをフック入力とするこ
とを特徴とする電子フックスイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14642089A JPH0310444A (ja) | 1989-06-07 | 1989-06-07 | 電子フックスイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14642089A JPH0310444A (ja) | 1989-06-07 | 1989-06-07 | 電子フックスイッチ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0310444A true JPH0310444A (ja) | 1991-01-18 |
Family
ID=15407287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14642089A Pending JPH0310444A (ja) | 1989-06-07 | 1989-06-07 | 電子フックスイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0310444A (ja) |
-
1989
- 1989-06-07 JP JP14642089A patent/JPH0310444A/ja active Pending
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