JPH03105443A

JPH03105443A - Ｒａｍチェック方法

Info

Publication number: JPH03105443A
Application number: JP1243141A
Authority: JP
Inventors: Junji Maeda; 前田　淳司
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1989-09-19
Filing date: 1989-09-19
Publication date: 1991-05-02

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、リード／ライトメモリ（以下ＲＡＭと記載：
　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｎ＋ｏｒｙ）の物
理的素子の機能チェック方法に係り、特に、ダイレクト
・メモリ・アクセス（以下ＤＭＡと記載：　Ｄｉｒｅｃ
ｔＭｅ＋＊ｏｒｙ　Ａｃｃｅｓｓ）を利用したＲＡＭの
チェック方法に関するものである。

〔従来の技術〕

従来技術によるＲＡＭのチェック方法は、システムの電
源を入れた時に、読み出し専用メモリ（以下ＲＯＭと記
載：　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｎ＋ｏｒｙ）に格納さ
れたプログラムに従い、ＲＡＭを使用する中央処理装置
（以下ＣＰＵと記載：　Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓ
ｓｉｎｇ　Ｕｎｉｔ）が、ＲＡＭ内の１つのアドレスに
チェックデータを１度書き込み、また、その書き込んだ
チェックデータを読み出し、読み出したチェックデータ
と最初に書き込んだチェックデータとを比較して、その
一致、不一致により、そのアドレスのＲＡＭの機能をチ
ェックする．さらに、次のアドレスに対しても、同様の
動作を繰返し、最終的には，ＲＡＭ全体のアドレスに対
して実行することにより、ＲＡＭのチェックを行ってい
た．第４図は、従来のＲＡＭチェックを行うＣＰＵの処
理動作を示すフローチャートである。

まず、Ｒ　Ａ　Ｍの先頭アドレスをセットして（ステッ
プ４０１）、チェックデータを書き込む（ステップ４０
２），次に、先頭アドレスに書き込まれたチェックデータを読
み出し（ステップ４０３）、書き込んだデータと読み出
したデータとの一致、不一致を見る（ステップ４０４）
．不一致であればシステムに接続された表示部等にエラー
表示を行い（ステップ４０５）、利用者に知らせ、処理
を終わる。一致していれば、アドレスを１つアップする
（ステップ４０６）。

このアドレスが最終アドレスか否かを確認し（ステップ
４０７）、最終アドレスであれば、表示部に正常な旨を
表示し（ステップ４０８）、処理を終わる。最終アドレ
スでなければ、ステップ４０２からの動作を繰り返す。

このようにして、１つ１つのアドレスのチェックデータ
の書き込み、読み出し、比較を行い、ＲＡＭの機能チェ
ックを行う。

また％ＤＭＡを／ＩＮいたＲＡＭへのアプローチとして
は、転送先の記憶部やＲＡＭ等に記憶されたデータの真
否を確認し、ＲＡＭ自体の良否を含むＤＭＡデータ転送
システムの良否を判別するものがある。

例えば、特開昭６０−８９２６４号公報に記載のものは
、Ｄ　Ｍ　Ａデータ転送された語数の最終値を使用して
、ＤＭＡデータ転送動作の良否を判別している。また、
特開昭６０−８９２６５号公報に記載のものは、ＤＭＡ
データ転送の最後に転送データとして、ＩＮ−ＤＡＴＡ
またはＯＵＴ−ＤＡＴＡからなる既知データを付加し、
このデータによりＤＭＡデータ転送動作の良否を行うも
のである。

［発明が解決しようとする課題］従来のＣＰＵによるＲＡＭのチェック方法は、プログラ
ムに基づくソフトウェアによるものであリ、かつ、チェ
ックデータの書き込み、読み出しそして比較を、ｌつｌ
つのアドレスごとに行うため、大容量のＲＡＭを用いる
システムにおいては、そのチェックに多くの時間を必要
とした。

また、特開昭６０−８９２６４号公報および特開昭６０
−８９２６５号公報に記載のものは、エラーが発生して
も、その原因がＲＡＭによるものとは、直ちに判定する
ことが出来なかった。

本発明の目的は、これら従来技術の課題を解決し、大容
量ＲＡＭのチェックを短時間で効率良く行うＲＡＭチェ
ック方法を提供することである．〔課題を解決するため
の手段１上記目的を達成するため、本発明のＲＡＭチェック方法
は、ＲＡＭを同一バイト数の複数個のブロックに分割し
、ＤＭＡコントローラにより、このブロックの先頭ブロ
ックに、このブロックと同一バイト数のチェックデータ
を転送し、この先頭ブロックに転送されたデータを、Ｒ
ＡＭの最終ブロックまで各ブロックに順次転送し、この
最終ブロックに転送されたデータとチェックデータとを
、中央処理装置により照合することを特徴とする。

〔作用］本発明において、ＣＰＵは、システムのＭｌ源がオンさ
れると、プログラムに従い、ＲＡＭを、同一バイト数（
例えば１０２４バイト）毎の複数のブロックに分割し、
ＤＭＡコントローラに、制御と、リードアドレス（チェ
ックデータが格納されているＲＯＭの先頭アドレス）と
ライトアドレス（ＲＡＭの先頭ブロックの先頭アドレス
）、および、転送バイト数（例えば、１０２４バイト）
を与える。

ＤＭＡコントローラは、ＣＰＵの指定に基づき、ＲＯＭ
等に格納されているＲＡＭの分割単位と同じバイト数（
例えば、１０２４バイト）からなるチェックデータを、
ＲＡＭの先頭ブロックに順次転送し、ＣＰＵに制御を返
す。

ＣＰＵは、今度は、先頭ブロックの先頭アドレスをリー
ドアドレスとし、また、次のブロックの先頭アドレスを
ライトアドレスとして指定し、再度、ＤＭＡコントロー
ラに制御を渡す。

ＤＭＡコントローラは、ＣＰＵの指定に基づき、ＲＡＭ
の先頭ブロックのチェックデータを順次に、次のブロッ
クに高速で転送する。転送を完了すると、ＣＰＵに制御
を返し、次の指定を待つ。

この動作をＣＰＵとＤＭＡコントローラ間でＲＡＭの最
終ブロックまで繰り返す。

そして、ＣＰＵは、ＲＡＭの最終ブロックに転送されて
いるチェックデータを読み出し、ＲＯＭ等に格納されて
いるチェックデータとの一致、不一致を確かめ、ＲＡＭ
の機能チェックを行う。

〔実施例］以下本発明の実施例を、図面により詳細に説明する。

第１図は、本発明を施したシステムの一実施例を示すブ
ロック構成図である。

システム全体の制御を行うＣＰＵＩと、図示されない外
部のメモリとの高速なＤＭＡデータ転送を制御するＤＭ
Ａコントローラ（以下ＤＭＡＣと記載）２、本発明のチ
ェック対象でもある大容量のＲＡＭ３、そして、システ
ムや本発明のチェックを動作させるプログラム、および
、チェックデ一夕等を格納しているＲＯＭ４、ＣＰＵＩ
の処理結果を表示する表示部５から構成され、これらの
装置は、データバス６、アドレスバス７を介してデータ
のやり取りを行っている。

ＤＭＡ転送制御のために、ＤＭＡＣ２は％Ｃ　Ｉ）Ｕｌ
にバス要求信号を送信し、ｃｐｕｉからのバス許可信号
を待つ。バス許可信号を受信すると、ＤＭＡＣ２は．Ｃ
ＰＵＩにバス許可アクノレツジ信号を送信し、ＣＰＵＩ
からの指定を読み込み、ＤＭＡ転送を開始する。

以下、第１図におけるシステムの本発明に関する動作を
説明する。

まず、ＣＰＵＩは、ＲＯＭ４から本発明に係るプログラ
ムを読み出し、そのプログラムに基づき、まず、ＲＡＭ
３を１０２４バイトづつのブロックに分割する。このＲ
ＡＭ３の分割単位（バイト数）は、ＲＯＭ４に格納され
ているチェックデータのバイト数と同じとする。

ＲＡＭ３の分割が終了すると、ＣＰＵＩは、ｌ０２４バ
イトのチェックデータを格納しているＲＯＭ４の先頭ア
ドレスをリードアドレスとし、ＲＡＭ３の先頭ブロック
の先頭アドレスをライトアドレスとし、また、転送単位
を■０２４バイトとして指定し、ＤＭＡＣに制御権を渡
す。

ＤＭＡＣ２は、ＣＰＵＩより指定されたリードアドレス
により、ＲＯＭ４に格納されている１０２４バイトのチ
ェックデータの先頭アドレスにあるデータを、データバ
ス６を介して読み出す。次に、ＤＭＡＣ２は、読み出し
たデータを、ＣＰＵｌより指定されたライトアドレスに
基づき、データバス６を介してＲＡＭ３の先頭ブロック
の先頭アドレスに転送する。さらに、リードアドレスと
ライトアドレスの両アドレスをアップして、次のデータ
を、同様な手順により転送する。

以上の手順を繰返し、ｌブロック転送を行い、終了後、
ＤＭＡＣ２は、バスの制御権をＣＰＵＩに戻す。

ＣＰＵＩは、次に、ＲＡＭ３の先頭ブロックの先頭アド
レスをリードアドレスとし、また、次のブロック（２番
目のブロック）の先頭アドレスをライトアドレスとして
指定し、ＤＭＡＣ２に再び、制御権を渡す。

ＤＭＡＣ２は、同様にして、今度は、ＲＡＭ　３の先頭
ブロックにある１０２４バイトの全チェックデータを２
番目のブロックに転送する。

さらに、同様にして、ＤＭＡＣ２は、ＲＡＭ３の２番目
のブロックに転送された全チェックデータを、さらに、
第３番目のブロックに転送する。

この動作を、ＲＡＭ３の最終ブロックまで順次繰返した
後、ＣＰＵｌは、ＲＡＭ３の最終ブロックにあるデータ
（１０２４バイト）とＲＯＭ４にあるチェックデータ（
１０２４バイト）とを読み出し、全データの内容を逐次
比較する。

そして、ＣＰＵＩは、両チェックデータが一致していれ
ば、正常メッセージを、一致していなければ、エラーメ
ッセージを表示部６に表示し、利用者に知らせる。

第２図は、第ｌ図におけるＲＡＭ３の分割構或を示す展
開図である。

ＲＡＭアドレスマップを同一エリアのブロックに、先頭
ブロック２ｌ，２番目のブロック２２，３番目のブロッ
ク２３，・・・最終ブロック２４として区切る。

本実施例では、１０２４バイトのチェックデータを使用
するため、１０２４バイトづつのブロックに分割されて
いる。

先頭ブロック２ｌには、第ｌ図のＤＭＡＣ２により、Ｒ
ＯＭ４にある１０２４バイトのチェックデータが転送さ
れ、さらに、先頭ブロック２ｌのチェックデータは、同
様にして、２番目のブロック２２，３番目のブロック２
３，・・・最終ブロック２４と順次にＤＭＡ転送される
。

尚、ブロックの分割単位は、１０２４バイトに限るもの
ではない。しかし、チェックデータのバイト数とは、同
じである必要がある。

第３図は、第１図のシステムによるＲＡＭチェック処理
動作を示すフローチャートである。

システムの電源が入ると、ＤＭＡＣ２は、ＲＯＭ４から
チェックデータを取り出し、ＲＯＭ４＝４＞ＤＭＡＣ２
→ＲＡＭ３の経路で％ＲＡＭ３の先頭ブロック（第２図
の先頭ブロック２１）にＤＭＡ転送する（ステップ３０
１）。次に、ＤＭＡＣ２により、転送されたブロックか
ら次のブロックへデータを、ＲＡＭ３＝＞ＤＭＡＣ２→
ＲＡＭ３の経路で、ＤＭＡ転送する（ステップ３０２）
。最終ブロックへの転送か否かを確認し（ステップ３０
３）、否であれば、ステップ３０２を繰返し、最終ブロ
ックまでデータの転送を行う。

最終ブロックまでのデータ転送が終われば、ＣＰＵＩは
、ＲＡＭ３の最終ブロックのデータとＲＯＭ４のチェッ
クデータとの一致、不一致を確認する（ステップ３０４
）。一致していれば正常メッセージを（ステップ３０５
）、不一致であればエラーメッセージを表示部６に表示
し（ステップ３０６）、利用者に知らせ、処理を終了す
る。

このように、本実施例によれば、ＲＡＭアドレスマップ
を複数のブロックに分割し、それぞれのブロック間のチ
ェックデータ転送を高速のＤＭＡ転送により行うため、
大容量のＲＡＭに対しても、高速なチェックを行うこと
が出来る。

もし、ＲＡＭのエラーが発見された場合には、利用者は
、ＲＡＭを交換するか、プログラムにより、各ブロック
ごとにエコーチェック（データ転送の際、送られたデー
タを全部送信側に返送し、元のデータと照合してデータ
の誤りを検出するチェック方式）を行い、障害のあるブ
ロックを検出し、このブロックのみを使用しない様にす
れば良い。

〔発明の効果１本発明によれば、大容量ＲＡＭのチェックを短時間で効
率良く行うことが可能である。

【図面の簡単な説明】

第１［ｉ！Ｉは本発明を施したシステムの一実施例を示
すブロック構成図、第２図は第１図におけるＲＡＭの分
割構成を示す展開図、第３図は第１図におけるシステム
によるＲＡＭチェック処理動作を示すフローチャート、
第４ＵｇＪは従来のＲＡＭチェックを行うＣＰＵの処理
動作を示すフローチャートである。１　：　ＣＰＵ，２　：　ＤＭＡＣ，３　：　ＲＡＭ，
４　：ＲＯＭ，５：表示部，６：データパス，７：アド
レスバス，２ｌ：先頭ブロック，２２：２番目のブロッ
ク，２３：３番目のブロック，２４：最終ブロック。

Claims

【特許請求の範囲】

（１）データおよびプログラムを記憶するＲＡＭと、該
ＲＡＭにアクセスし、各種制御を行う中央処理装置を有
し、ダイレクト・メモリ・アクセス・コントローラによ
りデータ転送を行うシステムにおいて、上記ＲＡＭを同
一バイト数の複数個のブロックに分割し、上記ダイレク
ト・メモリ・アクセス・コントローラにより、該ブロッ
クの先頭ブロックに該ブロックと同一バイト数のチェッ
クデータを転送し、該先頭ブロックに転送されたデータ
を、上記ＲＡＭの最終ブロックまで各ブロックに順次転
送し、該最終ブロックに転送されたデータと上記チェッ
クデータとを、上記中央処理装置により照合することを
特徴とするＲＡＭチェック方法。