JPH02113648A - エラー情報格納装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、エラー情報格納装置、特にマルチプロセッザ
方式のプログラマブル制御装置におけるエラー情報の格
納に関する。

［従来の技術］ 従来のエラー情報格納装置は、例えば、特開昭６３−６
８９５２号公報に開示され、第６図に示すブロック図の
ようなものであった。第６図において、バスマスタ回路
（＞１）〜（１−Ｎ）が接続されたシステムバス（２）
には、バススレーブ回路（３−１）〜（３−Ｍ）が接続
され、このバススレーブ回路（３−１）〜（３−Ｍ）に
は、エラー情報生成部（５−１）〜（５−Ｍ）と、エラ
ー情報格納部（６−１）〜（６−Ｍ）が付設されている
。また、バスマスタ回路（１−１）〜（１−Ｎ）には、
バスマスタコード付加回路（４１）〜（４−Ｎ）が設け
られている。

次に動作について説明する。第６図において、バスマス
タ回路（］、　−１）〜（１−Ｎ）のいずれかが、バス
スレーブ回路（３−１，）〜（３−Ｍ）のいずれかにア
クセスする時、アクセスするバスマスタ回路（例えば（
１−１）　）のパスマスタコド付加回路（１−１）は、
アクセスのためのアドレス（アクセスする先のバススレ
ーブ回路のアドレスと、例えばバススレーブ回路がメモ
リである場合はメモリアドレス）に自己固有のバスマス
タコードをつけてシステムバス（２）上に送出する。こ
のアドレスにより指定されたバススレーブ回路（例えば
（３−１））がアクセスを受け付けると前記バススレー
ブ回路とアクセス元のバスマスタ回路（１−１）との間
でデータの転送が行なわれる。そしてこのデータ転送に
関して、バススレーブ回路（３−１）で例えばパリティ
−エラ等の異常状態が検出されると前記バススレーブ回
路（３−１）は、エラー情報生成回路（５−１）によっ
てエラー情報を作成してエラー情報格納部（６−１）に
格納する。格納されるエラー情報はエラーの内容と、バ
ススレーブに係るアドレスと、アクセス元のバスマスタ
のパスマスタコードから成り、ロギング処理を行なうバ
スマスタ回路によりエラー情報が各バススレーブより読
み出されエラーロギングとして蓄積される。

［発明が解決しようとする課題］ 従来のエラー情報格納装置は、以上のように構成されて
いたので、バスマスタ回路で発生したエラーに起因して
、バススレーブ回路でエラーか発生しても、エラー情報
はバスマスタ回路とバススレーブ回路で別々に登録され
エラー発生と非同期でロギングされるため、エラー情報
を分析する時、バスマスタ回路で起ったエラーとバスス
レーブ回路で起ったエラーの関連をつける事が困難であ
る。

従って場合によってはバスマスタ回路のプログラムの動
きを解析するなどしなければならず、障害の探索やデバ
ッグ作業が非常に効率の悪いものになるという問題があ
った。

この発明は、かかる問題点を解決することを課題として
なされたもので、バスマスタ回路とバススレーブ回路と
の間のエラー情報の相互間関係か明確に判断できるエラ
ー情報格納装置を提供することを目的とする。

し課題を解決するための手段］ この発明に係るエラー情報格納装置は、バスマスタ回路
とバススレーブ回路の間でデータ転送が行なわれた際、
バススレーブ回路でエラーを検出した場合に、送出した
バスマスタコードに従って、バススレーブ回路が発信す
るエラー検出信号とバススレーブコードとを受け入れて
、バススレーブ回路でエラーが有ったことを認識するス
レーブカードエラー検出部と、そのエラー情報をバスス
レブ回路のエラー情報格納部から読み出すエラー情報読
み出し部と、この読み出した情報を順次保存してエラー
情報の相互関係を明解にするエラ情報保存部と、を有す
るものである。

［作用］ この発明によれば、バススレーブ回路でエラ検出信号と
バススレーブコードを発信し、バスマスタ回路に、スレ
ーブカードエラー検出部と、エラー情報読み出し部と、
エラー情報保存部とを設けることにより、バススレーブ
回路で発生したエラー情報をバスマスタ回路のエラー情
報保存部に格納することができ、バスマスタ回路で起っ
たエラーと、バススレーブ回路で起ったエラーとの関連
を付けることか可能となり、デバッグ効率が向上する。

［実施例］ 次に、図に示ず一実施例によって、この発明を更に詳細
に説明する。

第１図は、この発明によるエラー情報格納装置の一実施
例を示すもので、従来技術を示す第６図の符号付与部と
同一部分又は相当部分は同一符号が用いられている。

第１図において、バスマスタ回路（１−１）〜（１−Ｎ
）と、バススレーブ回路（３−１）〜（３−Ｍ）とは、
システムバス（２）に接続されている一方、エラー検出
信号線（７）にも接続されている。

上記バスマスタ回路（１，−１）〜（＞Ｎ）には、第２
図に示すように、バスマスタコ−トイ１加回路（４−１
）と、前記エラー検出信号線（７）に接続されるスレー
ブカードエラー検出部（８）と、このスレーブカードエ
ラー検出部の情報により、バススレーブ回路にエラー情
報を読み出しに行くエラー情報読み出し部（９）と、こ
のエラー情報読み出し部（９）により読み出したエラー
情報を保存しておくエラー情報保存部（１０）とを備え
ている。

上記バススレーブ回路からエラー検出信号線（７）を介
してスレーブカードエラー検出部に供給されるエラー検
出信号は、第３図に示す様に、バススレーブコード（例
えばＢＭＯｌＢＭＩ、８Ｍ２．８Ｍ３）とエラー検出信
号（ＥＲ）とを含んでいる。このエラー検出信号に応じ
て、エラー情報読み出し部（９）が読み出してエラー情
報保存部（１０）に保存されるエラー情報（１＞１）（
１，１−２）、（１１−３）・・・・・・は、第４図に
示す様に順次保存される。これら各エラー情報（例えば
１ｌ−１）の内容詳細は、第５図に示す様に、バススレ
ーブカードのエラーかバスマスタカードのエラーかを識
別するためのマスタ／スーブ認識フラグ（１２）と、バ
ススレーブコード（１３）と、エラー情報（１４）とが
書き込まれている。　次に、この様なエラー情報格納装
置の動作について説明する。通常の基本動作は従来技術
と同じであるのでここでは省略する。例えばバスマスタ
回路（１−１）かバススレーブ回路（３−１）にデータ
転送を行なう時、バススレーブ回路（３−１）でエラー
が発生すると前記バススレブ回路（３−１）はバスマス
タコードにより、バスマスタ回路を認識すると該当バス
マスタ回路に例えば第３図の様なエラー検出信号を返す
。エラー検出信号はエラー検出信号線（７）を介してバ
スマスタ回路（１１）のスレーブカードエラ検出部（８
）に入力される。このスレーブカドエラー検出部（８）
は、エラー検出信号をデコードして、例えはこのエラー
検出信号がバススレブ回路（３−１）からのものだと判
断すると、スレーブカードエラー検出部（８）はエラー
情報読み出し部（９）に対して、バススレーブ回路（３
−１）のエラー情報の読み出し要求を行なう。

エラー情報読み出し部（９）はこの要求に従ってバスス
レーブ回路（３−１）のエラー情報格納部（６−１）か
らエラー情報を読み出し、バスマスタ回路（１−１）の
エラー情報保存部（１０）に保存する。　このエラー情
報保存部（１０）では、第５図に示す様な形式で例えは
第４図のエラー１（１１−１，）に保存されるか、この
時、バススレブ回路で発生したエラーなので、マスタ／
スーブ認識フラグ（１２）が有意となり、エラー検出信
号の中のバススレーブコードがバススレーブコード（１
３）に保存され、実際の例えばエラ要因等を示す情報は
、エラー情報（１４）に保存される。例えば」二足エラ
ー発生の後、バスマスタ回路（１−１）内でエラーか発
生した場合、そのエラー情報は、第４図のエラー２（１
１−２）に第５図のマスタ／スレーブ認識フラグ（１２
）を無意として保存される。

以上により、バスマスタ回路（＞１）とバススレーブ回
路（３−１）で発生したエラーがバスマスタ回路（１−
１）のエラー情報保存部（１０）で発生した順序に登録
されるので、バスマスタ回路のプログラムの動きが容易
に解析することかでき、障害の探索やデバッグ作業の効
率が向」ニする。

なお、上記実施例では、バススレーブ回路からバスマス
タ回路へのエラーの通知にエラー検出信号を用いたが、
これをメツセージにより伝えてもよい。

また、エラーの検出と、バスマスタ回路からバススレー
ブ回路へのデータ転送中の場合を示したが、バスマスタ
回路からの例えばメツセージによるバススレーブ回路が
処理中に発生した場合であってもよい。

［発明の効果］ この発明は以−１−説明した通り、バスマスタ回路にス
レーブカードエラー検出部と、エラー情報読み出し部と
、エラー情報保存部を持たせ、かつハスマスク回路とバ
ススレーブ回路の間にエラー検出信号線を持つ様に構成
したので、バスマスタ回路とバススレーブ回路の間でデ
ータ転送か行なわれている時にバススレーブ回路でエラ
ーか発生した場合に、そのエラー情報をバススレーブ回
路のエラー情報格納部から読ろ出し、バスマスタ回路の
エラー情報保存部に格納することにより、バスマスタ回
路で発生したエラーとバススレーブ回路で発生したエラ
ーの関連か容易に分かる。従って、障害の探索やデバッ
グ効率か向」−するという効果がある。

【図面の簡単な説明】

第１図は、この発明の一実施例によるエラー情報格納装
置を示すブロック図、第２図は、第１図に示す実施例の
バスマスタ回路の内部構成を示すブロック図、第３図は
、この発明により発せられるエラー検出信号の実施例を
示す説明図、第４図は、この発明によるエラー情報保存
部の情報保存例を示す説明図、第５図は、エラー情報保
存部の詳細構成を示す説明図、第６図は、従来のエラ情
報格納装置のブロック図である。 図において、（１−１）〜（ＩＮ）はバスマスタ回路、
（２）はシステムハス、（：３−１）〜（３−Ｍ）はバ
ススレーブ回路、（１１）〜（１−Ｎ）はバスマスタコ
ード付加回路、（５１）〜（５−Ｍ）はエラー情報生成
回路、（６１）〜（６−Ｍ）はエラー情報格納部、（７
）はエラー検出信号線、（８）はスレーブカードエラ検
出部、（９）はエラー情報読み出し部、（１０）はエラ
ー情報保存部、（１＞１）、（１１２）・・・・・・は
エラー情報、（１２）はマスタ／スレーブ認識フラグ、
（１３）はバスス１／−ブコド、（１４）はエラー情報
である。 なお、図中、同−ｎ号は同−又は相当部分を示す。 代理人　弁理士　大　岩　増　雄 （外　２名） 壇 手 続 補 正　書　（自発） 平、へ、１年　２月２２日 ５、補正の対象 明細書の特許請求の範囲、発明の詳細な説明の欄及び図
面。 ６、補正の内容 ２、発明の名称 エラー情報格納装置 ３、補正をする者 代表者 士 岐 守 哉 ４、代理人 住所 東京都千代田区丸の内二丁目２番３号 １．２゜ 特許請求の範囲 複数のバスマスタ回路と複数のバススレーブ回路とが共
通のバスに接続され、いずれのバスマスタ回路も任意の
バススレーブ回路にアクセスすることか可能なように構
成されたマルチマスタバス回路において、バスマスタ回
路からバススレーブ回路へアクセスする際にバススレー
ブ回路でエラーを検出した場合、前記バススレーブ回路
から前記バスマスタ回路へエラー検出信号を入力して前
記バスマスタ回路に前記エラー検出信号を受け入れるス
レーブカードエラー検出部と、このスレーブカードエラ
ー検出部の情報によりエラーが発生したバススレーブカ
ードにエラー情報を読み出しに行くエラー情報読み出し
部と、このエラー情報読み出し部に読み出したエラー情
報を保存するエラー情報保存部とをバスマスタ回路に備
えるエラ情報格納装置。

Claims (1)

【特許請求の範囲】
1. 複数のバスマスタ回路と複数のバススレーブ回路とが共
   通のバスに接続され、いずれのバスマスタ回路も任意の
   バススレーブ回路にアクセスすることが可能なように構
   成されたマルチマスタバス回路において、バスマスタ回
   路からバススレーブ回路へアクセスする際にバススレー
   ブ回路でエラーを検出した場合、前記バススレーブ回路
   から前記バスマスタ回路へエラー検出信号を入力して前
   記バスマスタ回路に前記エラー検出信号を受け入れるス
   レーブカードエラー検出部と、このスレーブカードエラ
   ー検出部の情報によりエラーが発生したバススレーブカ
   ードにエラー情報を読み出しに行くエラー情報読み出し
   部と、このエラー情報読み出し部に読み出したエラー情
   報を保存するエラー情報保存部と、をバスマスタ回路に
   備えるエラー情報格納装置。