JPH03182956A - バッファメモリ共用方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、データバスビット長の異なる装置間において
、データバスビット長の小さい方（例１ワード：８ビッ
トまたは１６ビツト等）の装置から、データバスビット
長の大きい方（１ワード：３２ビツト等〉の装；ｄ内の
メモリをリード／ライトする方式に関するものである。

（従来の技術） 第５図は従来のデータバスビット長の異なる装置間にお
けるメモリリード／ライト回路を示すブロック図である
。同図におい°Ｃ２５１は３２ビツトデータバスプロセ
ツサ（以下、μＰと略ず〉、５２はμＰ５１用のメイン
メモリ（以下、ＭＭと略す〉であって１ワードが３２ビ
ツト構成されている。５３はデ−夕の３２ビット→１６
ビツト変換ラッヂ回路（以下、ＢＵＦＡと略す）、５４
はデータの１６ビツト→３２ビット変換ラッチ回路（以
下、ＢＵＦＢと略す）、５５はアドレス制御回路（以下
、ＡＤＤＣＮＴと略す）、５６はリード／ライト等の各
種バス制御回路（以下、Ｃ０ＮＴと略す）、５７は１６
ビツトデータバスプロセツサ（以下、ＳμＰと略す）、
５８はＳμＰ５７用のメインメモリ（以下、ＳＭＭと略
す）であって１ワードが１６ヒ゛ツト構成されている。

５９はタイレフトメモリアクセス制御回路（以下、ＤＭ
ＡＣと略す）である。

次に、従来の回路におけるＳμＰ５７からＭＭ５２をリ
ードする場合の動作について説明する。

先ず、ＳμＰ５７が常にＭＭ５２のアドレスを５ＭＭ５
８のアドレスとは別に管理している。ＳμＰ５７のプロ
クラムモードの場合は、ＳμＰ５７からＡＤＤＣＮＴ５
５にＭＭ５２のアドレスを書き込み、次にＣ０ＮＴ５６
に起動をかけてＣ０ＮＴ５６はＭＭ５２から３２ビツト
データをＢＵＦＡ５３に読み込ませラッチさせる。Ｓμ
Ｐ５７はラッチ完了報告を受けて、必要データ分を数回
（この場合は１回または２回）に分けて、Ｂ　ＩＩ　Ｆ
　Ａ　５３から読み取る。また、Ｓ　ＬＬＰ　５７のＩ
ＩＭＡモードの時には、ＳμＰ５７からＤＭＡＣ５９に
ＭＭ５２のアｌヘレスと、５ＭＭ５８のアドレスなあら
かしめ設定しておいＣから、ＤＭＡＣ５９に起動をかけ
る。すると、ＤＭＡＣ５９かＣ０ＮＴ５６に起動をかけ
て、Ｃ０ＮＴ５６がＭＭ５２から３２ビツトデータをＢ
ＵＦＡ５３に３売み込みラッチさせる。ＤＭＡＣ５９は
ラッチ完了報告を受けてからＢＵＦＡ５３から数回に分
けて連続的に読み出し、５ＭＭ５８の該当アドレスに書
き込みを実施する。

また、ＳμＰ５７からＭＭ５２へのライ）−動作及び５
ＭＭ５８からＭＭ５２のＤＭＡモートによる転送動作時
には、ＢＬＩＦＢ５４経由で同様の処理フローとなる。

（発明が解決しようとする課題） しかしながら、上記構成の従来の装置では、以下のよう
な問題点かある。

１）ＳμＰ５７がＭＭ５２と５ＭＭ５８のアドレスを２
重管理する必要があり、ＳμＰ５７のソフトウェアにお
ける処理能力低下になっている。

２）ＤＭＡモード転送時は、バースト転送なせさるを得
なくなり、ＳμＰ５７側のバス占有率か高くなり、ラフ
１〜ウエアにおけるリアルタイム性が低下してしまう。

３）ＳμＰ５７側からＭＭ５２へのアクセスで、１６ビ
ツト単イ立のブロクラムモードにおけるリート／ライト
動作、ＤＭＡモートによるリード／ライト動作の連続交
互アクセスか不可能である。

本発明はこれらの問題点を解決するためのもので、デー
タビット長の小さい方の装置から、データビット長の大
きい方の装置のメモリアクセス所要時間の高速、簡易化
を実現し、システムの処理能力の向上できるバッファメ
モリ共用方式を提供することを目的とする。

（課題を解決するための手段） 本発明は前記問題点を解決するために、データバスビッ
ト長の異なる装置間における、データバスビット長の小
さい装置のプロセッサ制御回路とデータバスビット長の
大きい装置のプロセッサ制御回路がバスで結合されてい
るシステムであって、データバスビット長の小さい装置
からデータバスビット長の大きい装置内のメモリをアク
セスするバッファメモリ共用方式において、各装訂双方
のバスの間に、データバスビット長の大きい装置側のバ
スをアクセスするためのハス制御手段と、アドレス検出
作成手段と、異なるデータバスビット長のデータ間の双
方向変換を行ない、かつ各々のデータを一時記憶する手
段と、データバスビット長の小さい装置側からのアクセ
スかＤＭＡモードなのかブロクラムモードなのか検出す
るサイクル検出手段と、小さいデータバスビット長のデ
ータが大きいデータバスビット長のデータのどの位置の
データに相当するかを検出するバイト位置検出手段とを
設けたことに特徴かある。

（作用） 本発明は上記の構成を有することにより、データバスビ
ット長の小さい装置からデータバスビット長の大きい装
置側のメモリを直接アドレッシングアクセスすることか
可能になり、アクセス時間が従来方式より高速になり、
更に、データバスビット長の小さい装置側からｃＰＵモ
ードとＤＭＡモートとて、それぞれ絶対アドレスの異な
ったメモリなり−１へ／ライト交互に又は連続的に行な
えるようにしたものであり、システムの処理能力を向上
させるものである。

（実施例） 以下、本発明の一実施例について図面に基づいて説明す
る。

第１図は本発明の一実施例の回路を示すブロック図であ
る。同図において、第５図と同し参照符号は同し構成要
素を示す。異なる構成要素として、１１は３２ビツト装
置側のバスをアクセスするための制御回路（以下、Ｂｔ
ｌＳＣＮＴと略す）、１２はアドレス検出作成回路（以
下、ＡＤＤＣ／Ｇど略す）、１３は３２ビツトデータ０
１６ビツトデータの双方向変換機能及び−時記憶機能を
有する回路（以下、ＢＵＦＭＥＭと略す）、１４は１６
ビツト装置側からのアクセスがＤＭＡモートなのかプロ
グラムモードなのか検出する機能を有する回路（以下、
ＭＯＤＤＥＴと略す）、１５は１６ビツトデータか３２
ビツトデータのどの位置く３２ビツトの内のＬｏｗ側１
６ビツトか胴側１６ビツト）のデータに相当するかとい
うのを検出する機能を有する回路（以下、ＢＹＴＤＥＴ
と略す）である。

次に、本実施例の動作について説明する。

先ず、ＳμＰ５７か自己メモリである５ＭＭ５８のメモ
リ空間のアドレス管理たけてＭＭ５２のアクセスかてき
るようにメモリ空間の割り付けを第２図のように設定す
る。初期設定時にＭＭ５２のＸのアドレスと５ＭＭ５８
のｙの相対アドレスを認知することで、後はＳμＰ５７
はＭＭ５２にアクセスする場合も５ＭＭ５８をアクセス
するつもりで動作すればよい。ＳμＰ５７がｙのアドレ
スを出力すると、ＡＤＤＣ／Ｇ１２てはアドレスｙがＭ
Ｍ５２のアドレスＸだということを検出し、ｙからＸの
アドレスを作り出してＭＭ５２をアクセスする。

今ＳμＰ５７主導により、第３図に示すようにＭＭ５２
のデータを５ＭＭ５８にＤＭＡ転送を行ないながら、プ
ログラムモードにてＭＭ５２のデータをリード／ライト
動作するとともに、自分配下の５ＭＭ５８のデータなり
−１へ／ライトしながらプログラムが実行処理されてい
くものとする。第４図はこれらの処理の時間的４（ｅ移
を示すタイムチャートである。

ＳμＰ５７は時刻ｔ。まては、プロクラムモートにて動
作しており、ＤＭＡ動作が必要になったため、ＳμＰ５
７はＭＭ５２のアドレス（実際は５ＭＭ５８のｙ＋２α
）と５ＭＭ５８のアドレスをＤＭＡＣ５９に設定して起
動をかける。すると時刻ｔ１でＤＭＡ（：５９が動作し
、ＢＵＳＣＮＴ１１経由テＭＭ５２ノテ＆（２１！１）
ｅｃ）（ＤカＢＵＦＭＥＭ１３に取り込まれると共に５
ＭＭ５８に■■のデータが転送される。次に、時刻ｔ３
の時に次のＤＭＡ転送要求が出されるとＤＭＡＣ５９は
ＭＭ５２をリードアクセスに入るが、ＢＹＴＤＥＴＩ５
、ＡＤＤＣ／Ｇ１２とＭＯＤＤＥＴ１４により■■◎■
のデータがすてにＢＵＦＭＥＭ１３に書き込まれている
ことを検出し、ＤＭＡＣ５９はＢＵＦＭＥＭ１３より◎
Ｏのデータを取り込んで５ＭＭ５８に転送書き込みを行
なう。次に、時刻ｔ５の時に次のＤＭＡ転送要求が出さ
れると、ＤＭＡＣ５９はＭＭ５２をアクセスに入るが、
ＢＹＴＤＥＴＩ５．　ＡＤＤＣ／Ｇ１２とＭＯＤＤＥＴ
１４により末だ■［Ｆ］■■のデータがＢＵＦＭＥＭ１
３に取り込まれていないことを検出する。ＭＭ５２まて
アクセスにいき、ＢＵＦＭＥＭ１３に■［Ｆ］◎■のデ
ータを取り込むと同時に［Ｆ］［Ｆ］のデ−タを５ＭＭ
５８に転送書き込まれる。また、時刻ｔ７にＤＭＡ転送
要求が出されると、同様にＢＵＦＭＥＭ１３に書き込ま
れていることを検出し°ｒ　ＤＭＡ（：５９は１１ＵＦ
ＭＥＭ１３よりデータを取り込み５ＭＭ５８に◎０のデ
ータか転送書き込まれる。以後ＤＭＡ転送においては、
同様の動作か繰り返される。また、時刻ｔ２．　ｔ４．
　ｔ、、　ｔ８においても、ＳμＰ５７はプロクラムモ
ードにて、ＭＭ５２のデータをリード／ライトすること
が可能であり、リード時においては、ＤＭＡ転送と同様
に、ＢＵＦＭＥＭ１３に取り込んだ後、ＭＯＤＤＥＴ１
４とＢＹＴＤＥＴＩ５により、該当ビット位置のデータ
をＳμＰ５７の内部レジスタに直接取り込むことが可能
である。ライト時においては、ＢＹＴＤＥＴＩ　５とＭ
ＯＤＤＥＴ１４により、３２ビツト分データが蓄積され
たことを確認した後にライト動作に移るため、ＭＭ５２
へのデータの誤書き込み、ＭＭ５２まてのアクセス時間
の短縮を図ることができる。

なお、ＤＭＡライト動作においては、ＤＭＡリード動作
とほぼ同じため、詳細は省略することにする。

　０ （発明の効果） 以上詳細に説明したように、本発明によれば、ＤＭＡ転
送においては高速化を図ることができ、ＳμＰから見た
場合ＳμＰのＳＭＭ用アドアドレスＭＭが直接アドレッ
シングてき、ＤＭＡ動作とプログラムモート動作を混在
することができる。したかってＳμＰ側の処理能力が非
常に向上することが期待てきる。

【図面の簡単な説明】

第１図は本発明の一実施例の回路を示すブロック口、第
２図は第１図のＭＭとＳＭＭのメモリ空間の割り付けを
示す図、第３図はＭＭのデータをＳＭＭへＤＭＡ転送を
行なう様子を示す図、第４図は本実施例の動作を示すタ
イムチャート、第５図は従来のデータバスビット長の異
なる装置間におけるメモリリード／ライト■路を示すブ
ロック口である。 １１・　・　・ＢＵＳＣＮＴ、　　　　　　１２・　・
　・ＡＤＤＣ／Ｇ。 １３・　・　・　ＢＵＦＭＥＭ、　　　　　　　１４◆
　・　・ＭＯＤＤＥＴ。 １５・ ◆　ＢＹＴＤＥＴ。 ５１・ ５３・ ５５・ ５７◆ ５９・ ・　・　μＰ、 ◆　・　ＢＵＦＡ。 ・　・　ＡＤＤＣＮＴ。 ・　・　ＳμＰ、 ・　・ＤＭＡＣ０ ５２・ ５４・ ５６・ ５８◆ ・ＭＭ。 ・ＢＵＦＢ。 ・　ＣＯＮ　Ｔ。 ・ＳＭＭ　　。

Claims (1)

1. 【特許請求の範囲】 データバスビット長の異なる装置間における、データバ
   スビット長の小さい装置のプロセッサ制御回路とデータ
   バスビット長の大きい装置のプロセッサ制御回路がバス
   で結合されているシステムであって、データバスビット
   長の小さい装置からデータバスビット長の大きい装置内
   のメモリをアクセスするバッファメモリ共用方式におい
   て、前記各装置双方のバスの間に、 データバスビット長の大きい装置側のバスをアクセスす
   るためのバス制御手段と、 アドレス検出作成手段と、 異なるデータバスビット長のデータ間の双方向変換を行
   ない、かつ各々のデータを一時記憶する手段と、 データバスビット長の小さい装置側からのアクセスがＤ
   ＭＡモードなのかプログラムモードなのか検出するサイ
   クル検出手段と、 小さいデータバスビット長のデータが大きいデータバス
   ビット長のデータのどの位置のデータに相当するかを検
   出するバイト位置検出手段とを設けたことを特徴とする
   バッファメモリ共用方式。