JPH03105647A - リクエストの転送方式 - Google Patents
リクエストの転送方式Info
- Publication number
- JPH03105647A JPH03105647A JP1244474A JP24447489A JPH03105647A JP H03105647 A JPH03105647 A JP H03105647A JP 1244474 A JP1244474 A JP 1244474A JP 24447489 A JP24447489 A JP 24447489A JP H03105647 A JPH03105647 A JP H03105647A
- Authority
- JP
- Japan
- Prior art keywords
- request
- cycle
- control circuit
- test
- sent
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要］
コンピュータシステムにおける記憶部に送出するリクエ
ストの転送方式に関し，ゲート数の削減と記憶制御部内
のリクエスト制御の高速化を図り，マシンサイクルを短
縮することを目的とし．テストリクエストを格納してお
くテストリクエストスタックと，２サイクルリクエスト
制御回路と、１サイクルリクエスト制御回路と，テスト
リクエストスタックから取り出したテストリクエストを
２サイクルリクエスト制御回路と１サイクルリクエスト
制御回路とに送るテストリクエスト制御回路とをそなえ
．前記２サイクルリクエスト制１１回路内のリクエスト
及び前記ｌサイクルリクエスト制御同路内のリクエスト
を優先順位にもとづいて選択し．主記憶装置等へ送出す
る優先順位制御を行う構成を有する。
ストの転送方式に関し，ゲート数の削減と記憶制御部内
のリクエスト制御の高速化を図り，マシンサイクルを短
縮することを目的とし．テストリクエストを格納してお
くテストリクエストスタックと，２サイクルリクエスト
制御回路と、１サイクルリクエスト制御回路と，テスト
リクエストスタックから取り出したテストリクエストを
２サイクルリクエスト制御回路と１サイクルリクエスト
制御回路とに送るテストリクエスト制御回路とをそなえ
．前記２サイクルリクエスト制１１回路内のリクエスト
及び前記ｌサイクルリクエスト制御同路内のリクエスト
を優先順位にもとづいて選択し．主記憶装置等へ送出す
る優先順位制御を行う構成を有する。
本発明は，コンピュータシステムにおける記憶部に送出
するリクエストの転送方式に関し，特にテスト用リクエ
ストの転送方式に関する．近年のコンピュータシステム
の大規模化に伴いｌつの記憶装置に対してリクエストを
送出する装置の数は増してはいるが，コンピュータシス
テムの小型化・高速化の要求を実現するために．各装置
内のレジスタ等の共用により，ＬＳＩの数やＬＳＩ間の
信号線の数を減らす必要がある。
するリクエストの転送方式に関し，特にテスト用リクエ
ストの転送方式に関する．近年のコンピュータシステム
の大規模化に伴いｌつの記憶装置に対してリクエストを
送出する装置の数は増してはいるが，コンピュータシス
テムの小型化・高速化の要求を実現するために．各装置
内のレジスタ等の共用により，ＬＳＩの数やＬＳＩ間の
信号線の数を減らす必要がある。
従来のコンピュータシステムで記憶部に送出しているテ
スト用のリクエストは，主に次の２通りの目的のために
必要とされている． １つは中央処理装Ｗ（ＣＰＵ）等の２サイクルリクエス
トを送出する装置の代わりに擬似的にリクエストを送出
し，２サイクルリクエストを送出する装置なしで，記憶
制御の試験を行うためのものと，もう１つは，システム
通常運用中のＳｖＰからのリクエストや記憶装置パトロ
ールのためのリクエスト送出等に使うためのものである
。一方，従来の記憶制御部は，リクエスト送出元装置に
対応して１つずつインタフェースのレジスタを持ってお
り．このためテストリクエスト送出装置は．２サイクル
リクエストだけを送出するのみでよかった． ところが中央処理装置の並列化などにより．リクエスト
送出元装置の数が増すに連れ，記憶制御部内のインタフ
ェースレジスタを大量に持たねばならず，かつ，通常運
用中のテストリクエスト用のインタフェースレジスタを
他装置用のものと共用することは，テストリクエストが
２サイクルリクエストであったため不可能であった。
スト用のリクエストは，主に次の２通りの目的のために
必要とされている． １つは中央処理装Ｗ（ＣＰＵ）等の２サイクルリクエス
トを送出する装置の代わりに擬似的にリクエストを送出
し，２サイクルリクエストを送出する装置なしで，記憶
制御の試験を行うためのものと，もう１つは，システム
通常運用中のＳｖＰからのリクエストや記憶装置パトロ
ールのためのリクエスト送出等に使うためのものである
。一方，従来の記憶制御部は，リクエスト送出元装置に
対応して１つずつインタフェースのレジスタを持ってお
り．このためテストリクエスト送出装置は．２サイクル
リクエストだけを送出するのみでよかった． ところが中央処理装置の並列化などにより．リクエスト
送出元装置の数が増すに連れ，記憶制御部内のインタフ
ェースレジスタを大量に持たねばならず，かつ，通常運
用中のテストリクエスト用のインタフェースレジスタを
他装置用のものと共用することは，テストリクエストが
２サイクルリクエストであったため不可能であった。
従って，テストリクエスト用のインタフェースレジスタ
を持たねばならないため．ゲート数（Ｌ３１数）の増加
，記憶制１ｒｊ部内のリクエスト制御部分の論理回路に
おける出力分岐数の増加や人力数の増加により．リクエ
スト制御における遅延時間が増し，マシンサイクルの短
縮化を困難にしていた． 具体的に説明すると．従来の回路のように，ＭＣＵ用の
インタフェースレジスタとテスター（ＳＶＰリクエスト
）用のインタフェースレジスタとを別々にもつと，ＬＳ
Ｉの分割において，ＡＤＲＳ ＳＥＬという部分のＬ
ＳＩの個数を信号線不足のためだけに１つ増やさなけれ
ばならなくなる．しかし．そのＬＳＩに入力される制御
信号の分岐数やそのＬＳＩから，優先順位制御回路への
信号線増に伴い信号遅延量が大きくなるので，ＬＳＩを
増やすことは望ましくない。
を持たねばならないため．ゲート数（Ｌ３１数）の増加
，記憶制１ｒｊ部内のリクエスト制御部分の論理回路に
おける出力分岐数の増加や人力数の増加により．リクエ
スト制御における遅延時間が増し，マシンサイクルの短
縮化を困難にしていた． 具体的に説明すると．従来の回路のように，ＭＣＵ用の
インタフェースレジスタとテスター（ＳＶＰリクエスト
）用のインタフェースレジスタとを別々にもつと，ＬＳ
Ｉの分割において，ＡＤＲＳ ＳＥＬという部分のＬ
ＳＩの個数を信号線不足のためだけに１つ増やさなけれ
ばならなくなる．しかし．そのＬＳＩに入力される制御
信号の分岐数やそのＬＳＩから，優先順位制御回路への
信号線増に伴い信号遅延量が大きくなるので，ＬＳＩを
増やすことは望ましくない。
またＭＣＵからのリクエストは，１サイクルのリクエス
トであり９インタフェースレジスタ（ＰＲＥＰＯＲＴ）
で受けた後はｌサイクルの制御をしている．したがって
，ＴＥＳＴＥＲからのリクエストを２サイクルとすると
．インタフェースレジスタで受け取った後の制御を２サ
イクル用に変更する必要があるが．これを行うと．制御
は非常に難しくなり．ディレイも厳しくなる．しかしＴ
ＥＳＴＥＲからのリクエストをｌサイクルにすると，イ
ンタフェースレジスタで受け取った後の制御が簡単とな
る． 〔発明が解決しようとする課題〕 本発明は，システム通常運用中のテストリクエスト送出
制御を１サイクルで行うことにより．インタフェースレ
ジスタを一部共用して．ゲート数の削減と記憶制御部内
のりダエスト制御の高速化を図り．マシンサイクルを短
縮することを目的とする． 〔課題を解決するための手段〕 第１図は，本発明の原理説明図である．図中、１は．テ
ストリクエストスタックであり．テストリクエストを予
め格納しておくもの．２は．テストリクエスト制御回路
であり，テストリクエストの送出制御を行うもの． ３は．記憶制御部内の優先順位制御回路であり．さまざ
まな装置からのリクエストをリクエスト情報により優先
順位を決め．記憶部へアクセスを行うもの． ４は．記憶制御部内の２サイクルリクエスト制御回路で
あり，２サイクルで１つのリクエストを送出する装置（
中央処理装置など）からのリクエスト（Ａ）を．装置対
応に１つずつ持っているインタフェースレジスタで受け
取り，前記優先順位制御回路３で選ばれるまで保持して
おき，その待ち状Ｂ （Ｃ）をリクエスト退出元装置に
通知するもの． ５は．記憶制御部内の１サイクルリクエスト制御回路で
あり，テストリクエストと他装置の１サイクルリクエス
ト（Ｂ）を選択し，内部のインタフェースレジスタで受
け取って前記優先順位制御回路３で選ばれるまで保持し
ておくとともに，その待ち伏Ｊ！Ｉ （Ｄ）と．テスト
リクエストを選びインタフェースレジスタにセットした
という応答信号（Ｅ）とをリクエスト送出元装置に通知
するものである． は阻止されて．正当な優先順位に従わなくなるので、１
サイクルリクエスト制御回路のゲート数（ＬＳＩ数）の
削減と，制御の遅延時間の減少によるマシンサイクルの
短縮が可能となる．〔作 用〕 本発明では，第１図の如く，テストリクエスト制御回路
からの１サイクルのテストリクエストの送出は．１サイ
クルリクエスト制御回路からのテストリクエスト受け取
り応答信号により．テストリクエストスタックから読み
出した次のリクエストを送出するか．前回に送出したも
のと同一リクエストを送出するかの制御によって行われ
，２サイクルのテストリクエストでは実現できなかった
ｌサイクルリクエスト制御回路内のインタフェースレジ
スタの共用が可能となる． つまり２サイクルのテストリクエストの場合，後の！サ
イクルに外部装置からの１サイクルリクエスト（Ｂ）が
送出された時．１サイクルリクエスト（Ｂ）のインタフ
ェースレジスタへのセット〔実施例〕 第２図は本発明の一実施例ｔｌ或図であり，リクエスト
の転送制御部を示している． 図中．第１図で示したものと同一のものは同一の記号で
示してあり． ｌａはテストリクエストスタックｌのスタックアドレス
レジスタであり．リクエストを格納しておくレジスタ部
１ ｂ （ＲＡＭでもよい）のアドレスを保持するもの
， ２ａはテストリクエスト制御回路２のＳｖＰインタフェ
ース制御回路であり，ｓｖｐからの信号の受け取りを行
うもの， ２ｂはテストリクエスト読み出し制御回路であり，スタ
ックアドレス選択回路２ｃやスタックアドレスベーシッ
ク２ｄを用いて，テストリクエストスタック１から読み
出したいテストリクエストのアドレスの制御や，レジス
タ部１ｂからのり−ドデータを保持しておくリクエスト
リードレジスタ２ｅの設定制御（クロック制御）等を行
うもの．２ｒはテストリクエスト送出制御回路であり．
テストリクエストがｌサイクルリクエストであるか．２
サイクルリクエストであるかを判定し，送出先の認識と
テストリクエスト読み出し制御回路２ｂからの送出レジ
スタ設定信号２７によるテストリクエストの送出タイ逅
ングの制御を行うもの，２ｇはｌサイクルテストリクエ
スト認識レジスタであり． ２ｈは前記２ｇのｌサイクルディレイレジスタであり． ２ｊは２ｇの２サイクルディレイレジスタであり，これ
らはテストリクエスト送出回路に送出されたリクエスト
が１サイクルテストリクエストであることを示すもの， ４ａは．２サイクルリクエスト制御回路４の２サイクル
リクエスト入力選択回路であり．２サイクルリクエスト
ＡＩを送出する装置がパワーオン状態でない時のみテス
トリクエストを選択するもの， ４ｂは２サイクルリクエストインタフェースレジスタで
あり，２サイクルリクエスト入力選択回路で選んだリク
エストを保持するもの ４Ｃは２サイクルリクエスト選沢待ち制御回路であり，
優先順位制御回路３で選ばれるまで待ち状態を維持し９
その状態をリクエスト送出元装置に通知するもの， ５ａは．１サイクルリクエスト制御回路の１サイクルリ
クエスト人力選択回路であり、１サイクルリクエス｝Ｂ
ｌが送出されていない時のみテストリクエストを選択す
るもの， ５ｂは１サイクルリクエストインタフェースレジスタで
あり，１サイクルリクエスト入力選択回路で選んだリク
エストを保持するもの，５Ｃは１サイクルリクエスト選
択待ち制御回路であり，優先順位制御回路３で選ばれる
まで待ち状態を維持し．その状態とテストリクエストを
受け取った時の応答信号をリクエスト送出元装置に通知
するものである。
トであり９インタフェースレジスタ（ＰＲＥＰＯＲＴ）
で受けた後はｌサイクルの制御をしている．したがって
，ＴＥＳＴＥＲからのリクエストを２サイクルとすると
．インタフェースレジスタで受け取った後の制御を２サ
イクル用に変更する必要があるが．これを行うと．制御
は非常に難しくなり．ディレイも厳しくなる．しかしＴ
ＥＳＴＥＲからのリクエストをｌサイクルにすると，イ
ンタフェースレジスタで受け取った後の制御が簡単とな
る． 〔発明が解決しようとする課題〕 本発明は，システム通常運用中のテストリクエスト送出
制御を１サイクルで行うことにより．インタフェースレ
ジスタを一部共用して．ゲート数の削減と記憶制御部内
のりダエスト制御の高速化を図り．マシンサイクルを短
縮することを目的とする． 〔課題を解決するための手段〕 第１図は，本発明の原理説明図である．図中、１は．テ
ストリクエストスタックであり．テストリクエストを予
め格納しておくもの．２は．テストリクエスト制御回路
であり，テストリクエストの送出制御を行うもの． ３は．記憶制御部内の優先順位制御回路であり．さまざ
まな装置からのリクエストをリクエスト情報により優先
順位を決め．記憶部へアクセスを行うもの． ４は．記憶制御部内の２サイクルリクエスト制御回路で
あり，２サイクルで１つのリクエストを送出する装置（
中央処理装置など）からのリクエスト（Ａ）を．装置対
応に１つずつ持っているインタフェースレジスタで受け
取り，前記優先順位制御回路３で選ばれるまで保持して
おき，その待ち状Ｂ （Ｃ）をリクエスト退出元装置に
通知するもの． ５は．記憶制御部内の１サイクルリクエスト制御回路で
あり，テストリクエストと他装置の１サイクルリクエス
ト（Ｂ）を選択し，内部のインタフェースレジスタで受
け取って前記優先順位制御回路３で選ばれるまで保持し
ておくとともに，その待ち伏Ｊ！Ｉ （Ｄ）と．テスト
リクエストを選びインタフェースレジスタにセットした
という応答信号（Ｅ）とをリクエスト送出元装置に通知
するものである． は阻止されて．正当な優先順位に従わなくなるので、１
サイクルリクエスト制御回路のゲート数（ＬＳＩ数）の
削減と，制御の遅延時間の減少によるマシンサイクルの
短縮が可能となる．〔作 用〕 本発明では，第１図の如く，テストリクエスト制御回路
からの１サイクルのテストリクエストの送出は．１サイ
クルリクエスト制御回路からのテストリクエスト受け取
り応答信号により．テストリクエストスタックから読み
出した次のリクエストを送出するか．前回に送出したも
のと同一リクエストを送出するかの制御によって行われ
，２サイクルのテストリクエストでは実現できなかった
ｌサイクルリクエスト制御回路内のインタフェースレジ
スタの共用が可能となる． つまり２サイクルのテストリクエストの場合，後の！サ
イクルに外部装置からの１サイクルリクエスト（Ｂ）が
送出された時．１サイクルリクエスト（Ｂ）のインタフ
ェースレジスタへのセット〔実施例〕 第２図は本発明の一実施例ｔｌ或図であり，リクエスト
の転送制御部を示している． 図中．第１図で示したものと同一のものは同一の記号で
示してあり． ｌａはテストリクエストスタックｌのスタックアドレス
レジスタであり．リクエストを格納しておくレジスタ部
１ ｂ （ＲＡＭでもよい）のアドレスを保持するもの
， ２ａはテストリクエスト制御回路２のＳｖＰインタフェ
ース制御回路であり，ｓｖｐからの信号の受け取りを行
うもの， ２ｂはテストリクエスト読み出し制御回路であり，スタ
ックアドレス選択回路２ｃやスタックアドレスベーシッ
ク２ｄを用いて，テストリクエストスタック１から読み
出したいテストリクエストのアドレスの制御や，レジス
タ部１ｂからのり−ドデータを保持しておくリクエスト
リードレジスタ２ｅの設定制御（クロック制御）等を行
うもの．２ｒはテストリクエスト送出制御回路であり．
テストリクエストがｌサイクルリクエストであるか．２
サイクルリクエストであるかを判定し，送出先の認識と
テストリクエスト読み出し制御回路２ｂからの送出レジ
スタ設定信号２７によるテストリクエストの送出タイ逅
ングの制御を行うもの，２ｇはｌサイクルテストリクエ
スト認識レジスタであり． ２ｈは前記２ｇのｌサイクルディレイレジスタであり． ２ｊは２ｇの２サイクルディレイレジスタであり，これ
らはテストリクエスト送出回路に送出されたリクエスト
が１サイクルテストリクエストであることを示すもの， ４ａは．２サイクルリクエスト制御回路４の２サイクル
リクエスト入力選択回路であり．２サイクルリクエスト
ＡＩを送出する装置がパワーオン状態でない時のみテス
トリクエストを選択するもの， ４ｂは２サイクルリクエストインタフェースレジスタで
あり，２サイクルリクエスト入力選択回路で選んだリク
エストを保持するもの ４Ｃは２サイクルリクエスト選沢待ち制御回路であり，
優先順位制御回路３で選ばれるまで待ち状態を維持し９
その状態をリクエスト送出元装置に通知するもの， ５ａは．１サイクルリクエスト制御回路の１サイクルリ
クエスト人力選択回路であり、１サイクルリクエス｝Ｂ
ｌが送出されていない時のみテストリクエストを選択す
るもの， ５ｂは１サイクルリクエストインタフェースレジスタで
あり，１サイクルリクエスト入力選択回路で選んだリク
エストを保持するもの，５Ｃは１サイクルリクエスト選
択待ち制御回路であり，優先順位制御回路３で選ばれる
まで待ち状態を維持し．その状態とテストリクエストを
受け取った時の応答信号をリクエスト送出元装置に通知
するものである。
動作例を次に示す．第３図は第２図の実施例横戒による
リクエスト転送制御のタイムチャートである． ＳＶＰインタフェース制御回路２ａにＳｖＰからのコマ
ンドが人力され６それを解読して起動信号２１を発行し
，テストリクエストの転送は開始される． テストリクエスト読み出し制御回路２ｂは．前記起動信
号２１を受け取り，スタックアドレスレジスタｌａとス
タックアドレスベーシック２ｄのクロック制御信号２５
を送出し．かつセレクトカウントアップ信号２４は落ち
ており、１ａ，２ｄにはスタックアドレス ゜０゜をセ
ットし，スタックのレジスタ部１ｂからのリクエスト（
アドレス，オペコード リクエスタ−ＩＤ等）を読み出
す．これと同時に．クロック制御信号２６とセレクトカ
ウントアップ信号２４を上げて．クロック制御信号２６
によりテストリクエストをリクエストリードレジスタ２
ｅにセットし，クロック制御信号２５と送出制御信号２
７を上げて．リクエストが２サイクルなら２−サイクル
用インタフェース信号２８．１サイクルならば１サイク
ル用インタフェース信号２９が送出される． このとき２サイクルリクエストのＢＵＳＹ信号Ｃｌが上
がっていないので．クロック制御信号２５を上げて，ス
タックアドレス ゛２”をセントし、１サイクルリクエ
スト（２）をリクエストリードレジスタ２ｅに読み出し
てくるが，ＢＵＳＹ信号ＣＩが上がっているので，クロ
ック制御信号２５は上がらず，かつインタフェース信号
２８からのｌサイクルリクエスト（１）は、１サイクル
延ばされて３サイクル間送出される。
リクエスト転送制御のタイムチャートである． ＳＶＰインタフェース制御回路２ａにＳｖＰからのコマ
ンドが人力され６それを解読して起動信号２１を発行し
，テストリクエストの転送は開始される． テストリクエスト読み出し制御回路２ｂは．前記起動信
号２１を受け取り，スタックアドレスレジスタｌａとス
タックアドレスベーシック２ｄのクロック制御信号２５
を送出し．かつセレクトカウントアップ信号２４は落ち
ており、１ａ，２ｄにはスタックアドレス ゜０゜をセ
ットし，スタックのレジスタ部１ｂからのリクエスト（
アドレス，オペコード リクエスタ−ＩＤ等）を読み出
す．これと同時に．クロック制御信号２６とセレクトカ
ウントアップ信号２４を上げて．クロック制御信号２６
によりテストリクエストをリクエストリードレジスタ２
ｅにセットし，クロック制御信号２５と送出制御信号２
７を上げて．リクエストが２サイクルなら２−サイクル
用インタフェース信号２８．１サイクルならば１サイク
ル用インタフェース信号２９が送出される． このとき２サイクルリクエストのＢＵＳＹ信号Ｃｌが上
がっていないので．クロック制御信号２５を上げて，ス
タックアドレス ゛２”をセントし、１サイクルリクエ
スト（２）をリクエストリードレジスタ２ｅに読み出し
てくるが，ＢＵＳＹ信号ＣＩが上がっているので，クロ
ック制御信号２５は上がらず，かつインタフェース信号
２８からのｌサイクルリクエスト（１）は、１サイクル
延ばされて３サイクル間送出される。
退出制御信号は，２サイクルリクエストの時はｌサイク
ル間のみ上げられ，最低２サイクル間同一リクエストを
送出しつづけるが、１サイクルリクエストの時は，２サ
イクル間上げられ，リクエストは１サイクルのみ送出さ
れる． 送出されたリクエストは２サイクルリクエストインタフ
ェースレジスタ４ｂ又はｌサイクルリクエストインタフ
ェースレジスタ５ｂで受け取られ．第３図の如くリクエ
スト（０）はＢＵＳＹ信号が１サイクル上がっているの
で３サイクル間保持され．リクエスト（１）はＢＵＳＹ
信号が上がっていないので２サイクル間保持される． また１サイクルリクエスト（２）を５ｂで受け取った後
，応答信号Ｅｌが送り出され．応答信号のタイξングに
合わせ．かつ送出リクエストが１サイクルテストリクエ
ストであるという認識信号２３と，前記応答信号とで．
テストリクエスト読み出し制御回路内の受け取り完了信
号２ａを上げ．次のリクエスト（３）を読み出して来て
．次のサイクルでリクエスト（３）の送出をするが、１
サイクルリクエスト入力選択回路５ａでＢｌから入力さ
れたリクエスト（６〉 の方をインタフェースレジスタ
５ｂにセットし，応答信号は上がらず．かつ受け取り完
了信号も上がらず．もう一度リクエスト（３〉の送出を
行う． また２ｂはテストリクエスト読み出し制御回路内の信号
であり．リクエストアドレスの送出制御信号であり．２
ｃはストアデータの送出制御信号である． 〔発明の効果〕 以上説明した欅に．本発明によれば１サイクルのテスト
リクエストに対する記憶制御部における受け取り用のイ
ンタフェースレジスタを共用することができ，ＬＳＩ数
の増加による物量の増加や．出力分岐数や論理回路への
入力数の減少によるリクエスト転送制御の遅延時間の短
縮によるマシンサイクルの短縮が可能となり．リクエス
ト転送部の性能向上に寄与するところが大きい．
ル間のみ上げられ，最低２サイクル間同一リクエストを
送出しつづけるが、１サイクルリクエストの時は，２サ
イクル間上げられ，リクエストは１サイクルのみ送出さ
れる． 送出されたリクエストは２サイクルリクエストインタフ
ェースレジスタ４ｂ又はｌサイクルリクエストインタフ
ェースレジスタ５ｂで受け取られ．第３図の如くリクエ
スト（０）はＢＵＳＹ信号が１サイクル上がっているの
で３サイクル間保持され．リクエスト（１）はＢＵＳＹ
信号が上がっていないので２サイクル間保持される． また１サイクルリクエスト（２）を５ｂで受け取った後
，応答信号Ｅｌが送り出され．応答信号のタイξングに
合わせ．かつ送出リクエストが１サイクルテストリクエ
ストであるという認識信号２３と，前記応答信号とで．
テストリクエスト読み出し制御回路内の受け取り完了信
号２ａを上げ．次のリクエスト（３）を読み出して来て
．次のサイクルでリクエスト（３）の送出をするが、１
サイクルリクエスト入力選択回路５ａでＢｌから入力さ
れたリクエスト（６〉 の方をインタフェースレジスタ
５ｂにセットし，応答信号は上がらず．かつ受け取り完
了信号も上がらず．もう一度リクエスト（３〉の送出を
行う． また２ｂはテストリクエスト読み出し制御回路内の信号
であり．リクエストアドレスの送出制御信号であり．２
ｃはストアデータの送出制御信号である． 〔発明の効果〕 以上説明した欅に．本発明によれば１サイクルのテスト
リクエストに対する記憶制御部における受け取り用のイ
ンタフェースレジスタを共用することができ，ＬＳＩ数
の増加による物量の増加や．出力分岐数や論理回路への
入力数の減少によるリクエスト転送制御の遅延時間の短
縮によるマシンサイクルの短縮が可能となり．リクエス
ト転送部の性能向上に寄与するところが大きい．
第１図は本発明の原理説明図，第２図は本発明の一実施
例構戒図，第３図は本発明の実施例構戒によるリクエス
ト転送制御のタイムチャートである． 図中， ｌ ： ２ ： ３ ： ４ ： ５ ： ｌ ａ ： ｌｔｚ ２ａ ： ２ ｂ ＝ ２Ｃ ： ２ｄｊ ２ｅ ： ２ ］ ： ２ｇ＝ ２ ｈ ： ２ｊ ： ４ ａ ： ４ ｂ ： テストリクエストスタック． テストリクエスト制御回路． 優先順位制御回路． ２サイクルリクエスト制御回路． １サイクルリクエスト制御回路， スタックアドレスレジスタ， レジスタ部． ＳＶＰインタフェース制御回路． テストリクエスト読み出し制御回路． スタックアドレス選択回路， スタックアドレスベーシック． リクエストリードレジスタ． テストリクエスト送出制御回路． ｌサイクルテストリクエスト認識レジスタ５ ｌサイクルディレイレジスタ． ２サイクルディレイレジスタ． ２サイクルリクエスト入力選択回路， ２サイクルリクエストインタフェースレジスタ， ４Ｃ：２サイクルリクエスト選択待ち制御回路，５ａ：
１サイクルリクエスト入力選択回路．５ｂ：１サイクル
リクエストインタフェースレジスタ．
例構戒図，第３図は本発明の実施例構戒によるリクエス
ト転送制御のタイムチャートである． 図中， ｌ ： ２ ： ３ ： ４ ： ５ ： ｌ ａ ： ｌｔｚ ２ａ ： ２ ｂ ＝ ２Ｃ ： ２ｄｊ ２ｅ ： ２ ］ ： ２ｇ＝ ２ ｈ ： ２ｊ ： ４ ａ ： ４ ｂ ： テストリクエストスタック． テストリクエスト制御回路． 優先順位制御回路． ２サイクルリクエスト制御回路． １サイクルリクエスト制御回路， スタックアドレスレジスタ， レジスタ部． ＳＶＰインタフェース制御回路． テストリクエスト読み出し制御回路． スタックアドレス選択回路， スタックアドレスベーシック． リクエストリードレジスタ． テストリクエスト送出制御回路． ｌサイクルテストリクエスト認識レジスタ５ ｌサイクルディレイレジスタ． ２サイクルディレイレジスタ． ２サイクルリクエスト入力選択回路， ２サイクルリクエストインタフェースレジスタ， ４Ｃ：２サイクルリクエスト選択待ち制御回路，５ａ：
１サイクルリクエスト入力選択回路．５ｂ：１サイクル
リクエストインタフェースレジスタ．
Claims (2)
- （１）テストリクエストを格納しておくテストリクエス
トスタックと、 ２サイクルリクエスト制御回路と、１サイクルリクエス
ト制御回路と、前記テストリクエストスタック内の任意
のエントリのリクエストを読み出し、２サイクルリクエ
スト制御回路へテスト用２サイクルリクエストとしてま
たは１サイクルリクエスト制御回路へテスト用１サイク
ルリクエストとして送出するテストリクエスト制御回路
とをそなえ、 ２サイクルリクエスト制御回路は第１の外部装置より送
られてきた２サイクル間オン状態である２サイクルリク
エストまたは前記テストリクエスト制御回路より送られ
てきたテスト用２サイクルリクエストを保持し、 １サイクルリクエスト制御回路は、第２の外部装置より
送られてきた１サイクル間オン状態である１サイクルリ
クエストまたは前記テストリクエスト制御回路より送ら
れてきたテスト用１サイクルリクエストを保持し、 前記２サイクルリクエスト制御回路内のリクエスト及び
前記１サイクルリクエスト制御回路内のリクエストを優
先順位にもとづいて選択し、主記憶装置等へ送出する優
先順位制御を行うことを特徴とするリクエストの転送方
式。 - （２）請求項（１）において、 前記テストリクエスト制御回路より前記２サイクルリク
エスト制御回路へテストリクエストを送出する際、前記
２サイクルリクエスト制御回路からのビジー信号を参照
し、ビジー信号がビジーを示すオン状態である時は、前
記テストリクエストをビジー信号が空きを示すオフ状態
になるまで送出し、 また前記テストリクエスト制御回路より前記１サイクル
制御回路へテストリクエストを送出した際、前記１サイ
クル制御回路より送られてくる応答信号がビジーを示す
オン状態である時は次のテストリクエストを送出し、他
方、空きを示すオフ状態である時は同一テストリクエス
トを送出することを特徴とするリクエストの転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1244474A JPH03105647A (ja) | 1989-09-20 | 1989-09-20 | リクエストの転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1244474A JPH03105647A (ja) | 1989-09-20 | 1989-09-20 | リクエストの転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03105647A true JPH03105647A (ja) | 1991-05-02 |
Family
ID=17119200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1244474A Pending JPH03105647A (ja) | 1989-09-20 | 1989-09-20 | リクエストの転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03105647A (ja) |
-
1989
- 1989-09-20 JP JP1244474A patent/JPH03105647A/ja active Pending
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