JPH03106274A

JPH03106274A - ２画面テレビおよびフィールド極性判定回路

Info

Publication number: JPH03106274A
Application number: JP1243832A
Authority: JP
Inventors: Toshiaki Tsuji; 敏昭辻; Kiyoshi Imai; 今井　浄; Atsushi Ishizu; 石津　厚
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1989-09-20
Filing date: 1989-09-20
Publication date: 1991-05-02

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は順次走査変換を行う倍密度テレビ受像機におけ
る２画面テレビ（以下ＰｆａＰと略す）ｌＩ能に関する
ものであり、また１フレームメモリでフレーム同期合せ
を行う２百面テレビの制御で必要となるフィールド極性
判定回路に関するものである．従来の技術近年、２画面テレビはＩ　ＤＴＶのように画質改善の一
つとして走査線補間を行い、順次走査変換するテレビ受
像機で付加価値を高めるひとつの手段機能として付加さ
れるようになってきた．従来のＰｉｎＰについて、以下
、図面を参照しながら説明する．第４図〜第６図は従来
例を説明するためのもので、まず、第４図はインタレー
ス走査するテレビ受像機におけるｌフィールドメモリに
よるＰｉｎＰのブロック図である（特開昭５５−３９４
７２号公報参照）．第４図において、２０は親画面用映像信号の入力端子で
ある．２１は子画面用映像信号の入力端子である．２２
は入力された子画面用映像信号を蓄えるｌフィールドメ
モリである．２３は子画面のインタレースを補正する回
路である．２４は親画面と子画面を合成する回路である
．２５は親画面・子画面が合威された映像信号の出力端
子である。

以上のように構成された１フィールドメモリによるＰｉ
ｎＰについて、以下その動作を第５図を参照して説明す
る．第５図は、第４図のタイξングである．Ｉは子画面
用映像信号、■は親画画用映像信号、■はＩフィールド
メモリの読み書きのタイミング図で、■は書き込みタイ
ミング、■は読出しタイミングである。第３図のフィー
ルドメモｌ７２２への書込みは、画面縮少率に応じて１
水平周期（ｌライン）の単位で行う．一方、読出しは親
画面の挿入位置に対応するタイξングになったとき、画
面縮少率に見合う速いクロソク周波数で行う．子画面の
映像信号と親画面の映像信号は全く独立の伝送系であり
相互間の同期関係は全くないため、フィールドメモリ２
２に書込み中に続出しタイミングになる確立が高く、途
中で前フィールドの内容が続出されることになる．そう
なると子画面でインクレースが逆になり、画面がギザギ
ザになる。そこで、第４図のインタレース補正回路２３
で子画面の頭で正しくインタレースさせるように対策し
、その後、子画面の途中で画像内容のフィールドが変わ
ったことを検出してその時点で正しくインクレースさせ
るように読出し番地を補正する．第６図は、第３図の方
法で順次走査変換を行う倍密テレビ受像機に対応した倍
密ＰｉｎＰのブロック図である．ここで２６は親両面用
映像信号入力端子、２７は子画面用映像信号入力端子、
２８は走査線補間回路、２９．　３０はフィールドメモ
リ、３１はインターレース補正回路、３２．　３３は親
画面・子画面合威回路、３４は倍速度変換ラインメモリ
、３５は親画面・子画面合成映像信号出力端子である。

東芝レビュー４２巻１２号「高画質化ディジタルテレビ
」昭和６２年１２月１日発行。

次に、従来のフィールド極性検出回路について、第７図
を参照して説明する。第７図は、フィールド極性検出回
路の一例の回路図である。第７図において、３０は、正
極性垂直同期パルス入力端子である．３１は、正極性水
平同期パルス入力端子である．３２〜３５はラッチで、
ラッチ３３は垂直同期パルスでリセットされ、正極性水
平同期パルスの立上がりで、０．１交互の出力となる．
ラノチ３４はラッチ３３の出力を１時刻遅らせる。ラッ
チ３５はラソチ３４の出力を正極性垂直同期パルスの立
上がりで取込む．　４０はフィールド極性信号の出力端
子で、インタレースしている信号の場合、偶数フィール
ドでは″１”奇数フィールドでは“０”となる。

発明が解決しようとする課題しかしながら、上記のような構或では、（ｌ）１フィー
ルドメモリでフレーム同期合わせを行うので、読出しア
ドレスをランダムにアクセスさせる必要があり、フィー
ルドメモリが高価なものになる課題を有していた。

（２）　　また、入力信号がノンインタレース信号のと
き、フィールド極性検出回路の出力が０もしくは１とな
り、フィールド単位で変化しなくなるという課題を有し
ていた。

本発明は上記課題に鑑み、（１）　　フレーム同期合わせを１フレームメモリで行
い、読出しの先頭アドレスを制御するだけで、ランダム
アクセスの必要がなく、安価なフレームをメモリで構戒
できる２画面テレビを提供するものである．（２）入力信号がインクレース信号であるかノンインタ
レース信号であるか検出し、ノンインクレース信号入力
時は、フィールド極性判定回路の出力をフィールド単位
で交互に変化する出力にし、インクレース信号入力時は
、フィールド極性出力に自動的に切り替えるフィールド
極性判定回路を提供するものである。

課題を解決するための手段上記課題を解決するために本発明の２画面テレビは、（１）子画面映像信号入力端子に接続された第１第２の
フレームメモリと、フレーム同期合わせ回路と、フィー
ルド極性判定回路と、第１．第２の親画面子画面合成回
路と、走査線補間回路と、倍速度変換回路という構威を
備えたものである。

（２）また、本発明のフィールド極性判定回路は、フィ
ールド極正検出回路と、フィールド極性検出回路の出力
信号を１フィールド遅らせるラッチと、上記フィールド
極性検出出力信号と１７ィルード遅れたフィールド極性
検出出力信号の排他的論理和をとる排他的論理和ゲート
と、フィールド単位で交互に変化する出力信号を発生す
る回路と、上記排他的論理和ゲートの出力信号に基いて
フィールド極性検出出力信号とフィールド単位で交互に
変化する出力信号を切替える２入力１出力の選択回路と
いう構或を備えたものである．作用本発明は上記した構威によって、（Ｉ）２つのフレームメモリの読出しは、親画面のフィ
ールド極性判定回路の出力信号により制御し、書込みは
、親画面のフィールド極性判定出力信号と、子画面の出
画位置と、子画面映像信号の位相より、フィールド単位
で制御することとなる。

（２）入力信号がインクレース信号かノンインタレース
信号かの検出を行い、フィールド極性判定回路の出力に
は、インターレース信号時はフィールド極性検出出力信
号を接続し、ノンインクレース信号時はフィールド単位
で交互に変化する出力信号を接続することとなる。

実施例以下本発明の一実施例の２画面テレビについて、図面を
参照しながら説明する．第１図は本発明の一実施例にお
ける２画面テレビのブロック図を示すものである．第１
図において、ｌは親画面用映像信号入力端子、２は子画
面用映像信号入力端子、３は走査線補間回路で、親画面
用映像信号の走査線補間を行う．４．５は第１．第２の
フレームメモリで、子画面用映像信号を間引いて出力す
る．６はフレーム同期合わせ回路で、フレームメモリ書
込み中に読出しの追越し発生を予知し書込みを制御する
．７はフィールド極性判定回路で、親画面のフィールド
極性判定結果により第１，第２のフレームメモリ４．５
の読出しを制御する．８，９は第１．第２の親画面子画
面合成回路で、入力端子１からの説画面映像信号と第１
のフレームメモリ４からの子画面映像信号、走査線補間
された親画面映像信号と、第２のフレームメモリ５から
の子画面映像信号をおのおの入力し、子画面の映像信号
を親画面の映像信号に挿入する，　１０は第１，第２の
親画面子画面合威回路８，９の出力端に接続された倍速
変換回路で、水平周期を倍速にするものである，　１１
は親画面子画面合成映像信号出力端子である．以上のように構戒された２画面テレビについて、以下第
２図を参照し、その動作を説明する．第２図は、フレー
ムメモリ４．　５の書込み、続出しタイ果ング図である
．同図ａにおいて、■は子画面の映像信号、■は親画面
の映像信号、■は１フレームメモリの書込みタイミング
、■は１フレームメモリの読出しタイξングである．ま
た同図ｂに示すようにｌフレームメモリには子画面用映
像信号のＡフィールドの内容とＢフィールドの内容との
２フィールド分の内容が書込まれる。ｌフレームメモリ
の読出しは、親画面のフィールド極性判定出力信号によ
りＡフィールドの内容、Ｂフィールドの内容と交互に行
う．一方、他の１フレームメモリの書込みも、子画面の
フィールド単位で交互にＡフィールド用，Ｂフィールド
用に行うが、親画面用映像信号のフィールド極性判定出
力信号と子画面の出画位置と子画面用映像信号の位相か
ら、書込み中は読出しの追い越しが発生するか否かを予
知し、１フィールドの内容を書込んでいる途中で読み出
しの追い越しが発生する場合には、書込み位置を反転す
る．例えば、第２図の第ｉフィールドは、Ｂはフィール
ド用に書込みを行った時、途中で読み出しに追い越され
てしまうので、Ａフィールド用に書込む．倍密ＰｉｎＰ
では上記の制御を第１．第２のフレームメモリ４，５に
対して同時に行う．以上のように本実施例によれば、親画面．子画面用映像
信号入力端子１．２と親画面のフィールド極性判定回路
７と、第１，第２のフレームメモ１７４．５と、１フレ
ームメモリへの書込み中に読出しの追い越し発生予知回
路を備えたフレーム同期合わせ回路６と、親画面映像信
号の走査線補間回路３と、第１，第２の親画面子画面合
成回路８．９と、倍速変換回路１０を設けることにより
、倍密の２画面テレビが安価に実現できる．次にフィールド極性判定回路について一実施例を図面を
参照しながら説明する．第３図は本発明の一実施例にお
けるフィールド極性判定回路の回路図を示すものである
．第３図において、３０は正極性垂直同期パルス入力端
子、３ｌは正極性水平同期パルス入力端子、４１は正極
性垂直同期パルス、正極性水平同期パルスを入力とする
フィールド極性検出回路、４０はフィールド極性判定回
路出力端子で、以上は第７図の従来例と同様の動作をす
るものである．３７は垂直同期パルスをクロックとするラッチで、ラフ
チ３６はフィールド単位で“０”．　“１”を交互に出
力する．ラッチ３７はフィールド極性検出回路４１の出
力を１フィールド遅らせるものである。

３８は排他的論理和ゲードで、フィールド極性検出回路
４１の出力とラッチ３７の出力の排他的論理和を出力す
る．このゲート出力は、インタレース信号の場合″１″
となり、ノンインタレース信号の場合′″０″となる．
３９は２入力１出力の選択回路で、ラッチ３６の出力と
フィールド極性検出回路４１の出力を入力し、排他的論
理和ゲート３８の出力が“ｌ”のとき、フィールド極性
検出回路４１の出力を選び“０”のときラッチ３６の出
力を選択する．以上のように本実施例によれば、インタ
レース信号かノンインタレース信号かを検出する回路３
７３８．　４１と、フィールド単位で０．１と交互に変
化する出力を発する回路３６と、フィールド極性信号と
フィールド単位で交互に変化する信号とを切替える２入
力１出力選択回路３９を設けることにより、入力信号が
、インターレース走査かノンインタレース走査かを識別
し、フィールド極性判定回路の出力を自動的に切替える
ことができる。

発明の効果以上のように本発明によれば、（１）第１．第２のフレームメモリと、フレーム同期合
わせ回路と、フィールド極性判定回路と、第１，第２の
親画面子画面合成回路と、走査線補間回路と、倍速変換
回路を設けることにより、安価に倍密の２画面テレビを
実現することができる．（２）また、フィールド極性判
定回路を、フィールド極性検出回路と、フィールド極性
検出出力信号を１フィールド遅らせるラッチと、フィー
ルド極性検出出力信号と１フィールド遅れたフィールド
極性検出出力信号の排他的論理和をとるゲートと、出力
がフィールド単位で０．１と交互に変化する回路と、フ
ィールド極性検出出力信号と、出力がフィールド単位で
０．１と交互に変化する出力とを切替える選択回路とを
設けて構成することにより、入力信号の走査方法に応じ
、フィールド極性判定回路の出力を自動的に切替えるこ
とができる。

【図面の簡単な説明】

施例におけるフィールド極性判定回路のブロック図、第
４図は従来の２画面テレビのブロック図、第５図は第４
図の動作を説明するためのタイξング図、第６図は従来
の倍密２ｊ！ｉ面テレビのブロック図、第７図は従来の
フィールド極性判定回路の＋ｌフイーＡ４ζ ブロック図である。１・・・・・・親画面用映像信号入力端子、２・・・・
・・子画面用映像信号入力端子、３・・・・・・走査線
補間回路、４・・・・・・第１のフレームメモリ、５・
・・・・・第２のフレームメモリ、６・・・・・・フレ
ーム同期合わせ回路、７・・・・・・フィールド判定回
路、８・・・・・・第Ｉの親画面子画面の合威回路、９
・・・・・・第２の親画面子画面合成回路、１０・・・
・・・倍速変換回路、１ｌ・・・・・・親画面子画面合
成映像信号出力端子、３０・・・・・・正極性垂直同期
パルス入力端子、３１・・・・・・正極性水平同期パル
ス入力端子、３６．　３７・・・・・・ラッチ、３８・
・・・・・排他的論理和ゲート、３９・・・・・・２入
力１出力選択回路、４０・・・・・・フィールド極性判
定信号出力端子、４１・・・・・・フィールド極性検出
回路。

Claims

【特許請求の範囲】

（１）子画面用映像信号の入力端子と、子画面用映像信
号の入力端子に接続された第１、第２のフレームメモリ
と、親画面用映像信号の入力端子と、入力された親画面
用映像信号に第１のフレームメモリの出力信号を挿入す
る第１の親画面子画面合成回路と、親画面用映像信号の
入力端子に接続された走査線補間回路と、上記走査線補
間回路の出力に第２のフレームメモリの出力信号を挿入
する第２の親画面子画面合成回路と、第１の親画面子画
面合成回路の出力信号と第２の親画面子画面合成回路の
出力信号を倍速変換する倍速変換回路と、上記第１、第
２のフレームメモリの書き込みを、親画面映像信号のフ
ィールド極性判定出力信号と、子画面の出画位置と、子
画面用映像信号の位相から書込み中に読出しの追い越し
が発生するか否かを予知しフィールド単位で制御するフ
レーム同期合わせ回路と、第１、第２のフレームメモリ
の読出しを親画面のフィールド極性で検出信号で制御す
るフィールド極性判定回路とを備えたことを特徴とする
２画面テレビ。
（２）垂直同期パルスと水平周期パルスに基いてフィー
ルド極性を検出するフィールド極性検出回路と、上記フ
ィールド極性検出回路の出力端に接続されその出力信号
を１フィールド遅らせるラッチと、上記フィールド極性
検出回路出力信号と、上記ラッチの出力信号の排他的論
理和をとるゲートと、出力がフィールド単位で０、１と
交互に変化する回路と、上記排他的論理和ゲートの出力
信号によって、フィールド極性検出回路出力信号と、フ
ィールド単位で交互に変化する上記回路の出力信号とを
切替える２入力１出力選択回路とを備えたことを特徴と
するフィールド極性判定回路。