JPH03108720A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03108720A JPH03108720A JP24730489A JP24730489A JPH03108720A JP H03108720 A JPH03108720 A JP H03108720A JP 24730489 A JP24730489 A JP 24730489A JP 24730489 A JP24730489 A JP 24730489A JP H03108720 A JPH03108720 A JP H03108720A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
以下の順序に従って本発明を説明する。
ハ、産業上の利用分野
Ｂ１発明の概要
Ｃ１従来技術
り１発明が解決しようとする問題点［第３図］Ｅ１問題
点を解決するための手段 Ｆ、イ乍用 Ｇ、実施例［第１図、第２図］ Ｈ９発明の効果 （Ａ、産業上の利用分野） 本発明は半導体装置の製造方法、特に導電領域上の層間
絶縁膜に形成した接続孔をそこに選択成長させた高融点
金属膜で埋め込み、上記層間絶縁膜上に上層配線を形成
する半導体装置の製造方法に関する。
点を解決するための手段 Ｆ、イ乍用 Ｇ、実施例［第１図、第２図］ Ｈ９発明の効果 （Ａ、産業上の利用分野） 本発明は半導体装置の製造方法、特に導電領域上の層間
絶縁膜に形成した接続孔をそこに選択成長させた高融点
金属膜で埋め込み、上記層間絶縁膜上に上層配線を形成
する半導体装置の製造方法に関する。
（Ｂ、発明の概要）
本発明は、上記の半導体装置の製造方法において、
上層配線と層間絶縁膜の接続孔を埋める高融点金属膜と
のコンタクト部の抵抗の低減を図るため、 高融点金属膜により接続孔を埋め込んだ後上層配線の形
成前に、該接続孔内の上記高融点金属膜の露出面にその
表面積を広（する処理を施すものである。
のコンタクト部の抵抗の低減を図るため、 高融点金属膜により接続孔を埋め込んだ後上層配線の形
成前に、該接続孔内の上記高融点金属膜の露出面にその
表面積を広（する処理を施すものである。
（Ｃ，従来技術）
層間絶縁膜のコンタクトホールあるいはスルーホール内
に高融点金属膜、特にタングステンＷを選択的に成長さ
せることによりそのコンタクトホールあるいはスルーホ
ールをタングステンで埋める技術が多層配線の形成に用
いられつつある。
に高融点金属膜、特にタングステンＷを選択的に成長さ
せることによりそのコンタクトホールあるいはスルーホ
ールをタングステンで埋める技術が多層配線の形成に用
いられつつある。
というのは、配線の集積密度の向上に伴ってコンタクト
ホール、スルーホールが微細化（例えば直径０．５μｍ
以下）し、微細なコンタクトホールを通じても比較的低
抵抗で上下配線間の接続ができるという利点を有してい
るからであり、かかるタングステン等高融点金属膜の選
択的成長技術に関して技術開発が盛んに行われ、その成
果が例えば特開昭６３−７６８７６号公報等により紹介
されている。
ホール、スルーホールが微細化（例えば直径０．５μｍ
以下）し、微細なコンタクトホールを通じても比較的低
抵抗で上下配線間の接続ができるという利点を有してい
るからであり、かかるタングステン等高融点金属膜の選
択的成長技術に関して技術開発が盛んに行われ、その成
果が例えば特開昭６３−７６８７６号公報等により紹介
されている。
（Ｄ、発明が解決しようとする問題点）［第３図１とこ
ろで、タングステンの選択成長によりコンタクトホール
あるいはスルーホールを埋めて下側導電領域と上層配線
との間を接続する技術によれば、埋め込む材料であるタ
ングステンＷの比抵抗が小さいので、これより古い技術
であるところのシリコンＳｉをＣＶＤにより形成しその
後全面エッチバックすることによりコンタクトボールあ
るいはスルーホール内をシリコンＳｉで埋めるという技
術に比較してコンタクト部の抵抗を小さくすることがで
きることは確がであるが、大幅に低減することはなかっ
た。しかし、半導体素子の微細化が進むに伴ってコンタ
クトホールあるいはスルーホールの直径は０．５μｍ以
下とする必要性が生じており、そのように微細化しても
配線抵抗を充分に小さくしなければ所望の特性（例えば
スピード）を得ることができない。従って、コンタクト
部の抵抗をより小さ（する努力を続けることが要求され
るのである。
ろで、タングステンの選択成長によりコンタクトホール
あるいはスルーホールを埋めて下側導電領域と上層配線
との間を接続する技術によれば、埋め込む材料であるタ
ングステンＷの比抵抗が小さいので、これより古い技術
であるところのシリコンＳｉをＣＶＤにより形成しその
後全面エッチバックすることによりコンタクトボールあ
るいはスルーホール内をシリコンＳｉで埋めるという技
術に比較してコンタクト部の抵抗を小さくすることがで
きることは確がであるが、大幅に低減することはなかっ
た。しかし、半導体素子の微細化が進むに伴ってコンタ
クトホールあるいはスルーホールの直径は０．５μｍ以
下とする必要性が生じており、そのように微細化しても
配線抵抗を充分に小さくしなければ所望の特性（例えば
スピード）を得ることができない。従って、コンタクト
部の抵抗をより小さ（する努力を続けることが要求され
るのである。
そこで、本願発明者がタングステン選択ＣＶＤによる孔
埋めによればタングステンの比抵抗が小さい割にはコン
タクト部の抵抗をさほど小さくすることができないこと
の理由について追究したところ次のことが判明した。
埋めによればタングステンの比抵抗が小さい割にはコン
タクト部の抵抗をさほど小さくすることができないこと
の理由について追究したところ次のことが判明した。
即ち、シリコンＳｉをＣＶＤにより形成しその後全面エ
ッチバックすることにより孔埋めをする技術によれば、
第３図（Ａ）に示すように層間絶縁膜ａのコンタクトホ
ールｂ内のシリコンＣの露出面ｄが平坦でなく全面エッ
チバックにより中央が窪んだ形になる。従って、露出面
の表面積が比較的広くなり、上層配線を形成した場合の
シリコンＣと上層配線との接触面積が広くなり、その結
果接触抵抗が小さ（なる。従って、シリコンＳＬの比抵
抗がさほど小さ（ない割にはコンタクト部の抵抗を小さ
くすることができる。しかるに、選択ＣＶＤによるタン
グステンＷでコンタクトホールあるいはスルーホールを
埋める場合には第４図（Ｂ）に示すようにタングステン
の露出面が平坦になる。従って、上層配線との接触面積
がコンタクトホールあるいはスルーホールｂの断面積と
略同程度にしかならず、接触抵抗が余り小さ（ならない
。依って、コンタクト部の抵抗を充分に小さくすること
が難しかったのである。ちなみに、前記特開昭６３−７
６８７６号公報には、タングステンの露出面を平らで滑
らかにすることが好ましいと述べられているが、本願発
明者の知見によれば必ずしもそうとはいえないのである
。
ッチバックすることにより孔埋めをする技術によれば、
第３図（Ａ）に示すように層間絶縁膜ａのコンタクトホ
ールｂ内のシリコンＣの露出面ｄが平坦でなく全面エッ
チバックにより中央が窪んだ形になる。従って、露出面
の表面積が比較的広くなり、上層配線を形成した場合の
シリコンＣと上層配線との接触面積が広くなり、その結
果接触抵抗が小さ（なる。従って、シリコンＳＬの比抵
抗がさほど小さ（ない割にはコンタクト部の抵抗を小さ
くすることができる。しかるに、選択ＣＶＤによるタン
グステンＷでコンタクトホールあるいはスルーホールを
埋める場合には第４図（Ｂ）に示すようにタングステン
の露出面が平坦になる。従って、上層配線との接触面積
がコンタクトホールあるいはスルーホールｂの断面積と
略同程度にしかならず、接触抵抗が余り小さ（ならない
。依って、コンタクト部の抵抗を充分に小さくすること
が難しかったのである。ちなみに、前記特開昭６３−７
６８７６号公報には、タングステンの露出面を平らで滑
らかにすることが好ましいと述べられているが、本願発
明者の知見によれば必ずしもそうとはいえないのである
。
本発明はこのような問題点を解決すべく為されたもので
あり、上層配線と眉間絶縁膜の接続孔を埋める高融点金
属膜とのコンタクト部の抵抗の低減を図ることを目的と
する。
あり、上層配線と眉間絶縁膜の接続孔を埋める高融点金
属膜とのコンタクト部の抵抗の低減を図ることを目的と
する。
（Ｅ、問題点を解決するための手段）
本発明半導体装置の製造方法は上記問題点を解決するた
め、高融点金属膜により接続孔を埋め込んだ後上層配線
の形成前に、該接続孔内の高融点金属膜の露出面の表面
積を広くする処理を施すことを特徴とする特 （Ｆ、作用） 本発明半導体装置の製造方法によれば、接続孔を埋めた
高融点金属膜の露出面の表面積を広（した後上層配線を
形成するので、高融点金属膜と上層配線との接触面積が
広（することができ、従って接触抵抗が小さくなる。
め、高融点金属膜により接続孔を埋め込んだ後上層配線
の形成前に、該接続孔内の高融点金属膜の露出面の表面
積を広くする処理を施すことを特徴とする特 （Ｆ、作用） 本発明半導体装置の製造方法によれば、接続孔を埋めた
高融点金属膜の露出面の表面積を広（した後上層配線を
形成するので、高融点金属膜と上層配線との接触面積が
広（することができ、従って接触抵抗が小さくなる。
依って、コンタクト部の抵抗を小さ（することができる
。
。
（Ｇ、実施例）［第１図、第２図］
以下、本発明半導体装置の製造方法を図示実施例に従っ
て詳細に説明する。
て詳細に説明する。
第１図（Ａ）乃至（Ｅ）は本発明半導体装置の製造方法
の第１の実施例を工程順に示す断面図である。
の第１の実施例を工程順に示す断面図である。
（Ａ）半導体基板ｌの表面部に拡散層（導電領域）２を
形成し、半導体基板１上に層間絶縁膜３を形成する。第
１図（Ａ）は層間絶縁膜３形成後の状態を示す。
形成し、半導体基板１上に層間絶縁膜３を形成する。第
１図（Ａ）は層間絶縁膜３形成後の状態を示す。
（Ｂ）次に、同図（Ｂ）に示すように眉間絶縁膜３にコ
ンタクトホール（直径０．５ｇｍあるいはそれ以下）４
を形成する。
ンタクトホール（直径０．５ｇｍあるいはそれ以下）４
を形成する。
（Ｃ）次に、例えばシラン還元法により同図（Ｃ）に示
すようにコンタクトホール４内にタングステン膜５を選
択的に成長（ＣＶＤ）させる。
すようにコンタクトホール４内にタングステン膜５を選
択的に成長（ＣＶＤ）させる。
このタングステンＣＶＤは、例えば、ＷＦ。
（ＩＯ３ＣＣＭ）／ＳｉＨ４（６ＳＣＣＭ）を反応ガス
として供給し、ベルジャー内ガス圧を０゜２Ｔｏｒｒと
し、温度を２６０℃とする条件で行う。この選択ＣＶＤ
により形成されるタングステン膜５の表面は平坦である
。
として供給し、ベルジャー内ガス圧を０゜２Ｔｏｒｒと
し、温度を２６０℃とする条件で行う。この選択ＣＶＤ
により形成されるタングステン膜５の表面は平坦である
。
（Ｄ）次に、同図（Ｄ）に示すようにタングステン膜５
の表面に対して凹凸を生ぜしぬる処理を施す。この処理
は、タングステン膜の選択ＣＶＤを行ったＣＶＤ装置と
は別の装置内において、タングステン膜５を蒸気圧の高
い反応生成物をつくりやすいガス雰囲気に晒し、その後
エツチングすることにより行う。
の表面に対して凹凸を生ぜしぬる処理を施す。この処理
は、タングステン膜の選択ＣＶＤを行ったＣＶＤ装置と
は別の装置内において、タングステン膜５を蒸気圧の高
い反応生成物をつくりやすいガス雰囲気に晒し、その後
エツチングすることにより行う。
例えば、蒸気圧の高いＷＣｌｘをっくるｃ１２ガスに例
えば１分間程度晒すとタングステン５の表面の一部がＷ
Ｃ１ｘとなる。その後、ＳＦ６をエツチング用ガスと
して供給してエツチングを行う。すると、ＷＣｌｘにな
った部分には下記の反応が生じる。
えば１分間程度晒すとタングステン５の表面の一部がＷ
Ｃ１ｘとなる。その後、ＳＦ６をエツチング用ガスと
して供給してエツチングを行う。すると、ＷＣｌｘにな
った部分には下記の反応が生じる。
ＷＣ１ｘ＋ｘＦ −ＩＷＦｘ＋Ｃ１ｘそして、ＷＦｘ
が揮散し、エツチングされる。
が揮散し、エツチングされる。
しかし、ＷＣｌｘとならなかったＷのままの部分は次の
反応式によりＷ Ｆ ｘの場合より速くエツチングされ
る。 Ｗ十ｘＦ −ＩＷＦＸこのように、Ｗのままの
部分と、ＷＦｘとなった部分は共にエツチングされ得る
が、エツチング速度が異なり、Ｗ Ｅ ｘとなった部分
の方がＷのままの部分よりエツチングが遅れる。その結
果、Ｗ Ｆ ｘが実質的にタングステンＷに対するエツ
チングマスクとして機能し得ることになり、このＷＦｘ
がタングステン膜５の表面に高い密度で点在する。そし
て、その状態でタングステン膜５の表面がエツチングさ
れるので、第１図（Ｄ）に示すようにタングステン膜５
の表面に凹凸が生じることになるのである。
反応式によりＷ Ｆ ｘの場合より速くエツチングされ
る。 Ｗ十ｘＦ −ＩＷＦＸこのように、Ｗのままの
部分と、ＷＦｘとなった部分は共にエツチングされ得る
が、エツチング速度が異なり、Ｗ Ｅ ｘとなった部分
の方がＷのままの部分よりエツチングが遅れる。その結
果、Ｗ Ｆ ｘが実質的にタングステンＷに対するエツ
チングマスクとして機能し得ることになり、このＷＦｘ
がタングステン膜５の表面に高い密度で点在する。そし
て、その状態でタングステン膜５の表面がエツチングさ
れるので、第１図（Ｄ）に示すようにタングステン膜５
の表面に凹凸が生じることになるのである。
（Ｅ）その後、同図（Ｅ）に示すよう上層配線膜６を形
成する。この上層配線膜６は凹凸のある上記表面にてタ
ングステン膜５と接触するので、接触面積は広くなり接
触抵抗が小さ（なる。従って、コンタクト部の抵抗を小
さ（することができる。
成する。この上層配線膜６は凹凸のある上記表面にてタ
ングステン膜５と接触するので、接触面積は広くなり接
触抵抗が小さ（なる。従って、コンタクト部の抵抗を小
さ（することができる。
第２図（Ａ）、（Ｂ）は本発明半導体装置の製造方法の
別の実施例を示すもので、同図（Ａ）は高融点金属膜の
露出面の表面積を広くする方法の説明図、同図（Ｂ）は
接続孔内の高融点金属膜を示す断面図である。
別の実施例を示すもので、同図（Ａ）は高融点金属膜の
露出面の表面積を広くする方法の説明図、同図（Ｂ）は
接続孔内の高融点金属膜を示す断面図である。
本半導体装置の製造方法は、選択ＣＶＤにより形成した
タングステン膜５でコンタクトホール４を埋めた後、半
導体ウェハ７に対してＡｒ＋イオンミリングによりタン
グステン膜５に対するエッヂバック処理を入射方向を常
に変えながら行う。具体的には、イオンミリングの半導
体ウェハ７に対する入射角度を垂直な角度から適宜傾け
、入射角度を一定に保ちながらイオンミリングの入対方
向を回転させるのである。第２図（Ａ）の実線の矢印は
ある時点のイオンミリングの入射方向を示し、２点鎖線
の矢印はそれからその入射方向の向きが１８０度回転し
た時点の入射方向を示している。このようにイオンミリ
ング入射方向を回転させて常に変るようにすると、タン
グステン５の表面は第２図（Ｂ）に示す福鉢状になり、
タングステン５の露出面の表面積は広くなる。
タングステン膜５でコンタクトホール４を埋めた後、半
導体ウェハ７に対してＡｒ＋イオンミリングによりタン
グステン膜５に対するエッヂバック処理を入射方向を常
に変えながら行う。具体的には、イオンミリングの半導
体ウェハ７に対する入射角度を垂直な角度から適宜傾け
、入射角度を一定に保ちながらイオンミリングの入対方
向を回転させるのである。第２図（Ａ）の実線の矢印は
ある時点のイオンミリングの入射方向を示し、２点鎖線
の矢印はそれからその入射方向の向きが１８０度回転し
た時点の入射方向を示している。このようにイオンミリ
ング入射方向を回転させて常に変るようにすると、タン
グステン５の表面は第２図（Ｂ）に示す福鉢状になり、
タングステン５の露出面の表面積は広くなる。
このように、タングステン５等ホール内の高融点金属膜
の露出面の表面積を広くする方法は種々前えられ、本発
明は種々の態様で実施することができる。
の露出面の表面積を広くする方法は種々前えられ、本発
明は種々の態様で実施することができる。
（Ｈ，発明の効果）
以上に述べたように、本発明半導体装置の製造方法は、
導電領域上の眉間絶縁膜に接続孔を形成し、該接続孔内
に高融点金属膜を選択成長して該接続孔を高融点金属膜
で埋め込み、その後、高融点金属膜の露出面にその表面
積を増大させる処理を施し、しかる後上記層間絶縁膜上
に、上記高融点金属膜を介して上記導電領域と接続され
る上層配線を形成することを特徴とするものである。
導電領域上の眉間絶縁膜に接続孔を形成し、該接続孔内
に高融点金属膜を選択成長して該接続孔を高融点金属膜
で埋め込み、その後、高融点金属膜の露出面にその表面
積を増大させる処理を施し、しかる後上記層間絶縁膜上
に、上記高融点金属膜を介して上記導電領域と接続され
る上層配線を形成することを特徴とするものである。
従って、本発明半導体装置の製造方法によれば、接続孔
を埋めた高融点金属膜の露出面の表面積を広くした後上
層配線を形成するので、高融点金属膜と上層配線との接
触面積が広くなり、従って接触抵抗が小さくなる。
を埋めた高融点金属膜の露出面の表面積を広くした後上
層配線を形成するので、高融点金属膜と上層配線との接
触面積が広くなり、従って接触抵抗が小さくなる。
依って、コンタクト部の抵抗を小さくすることができる
。
。
第１図（Ａ）乃至（Ｅ）は本発明半導体装置の製造方法
の第１の実施例を工程順に示す断面図、第２図（Ａ）、
（Ｂ）は本発明半導体装置の製造方法の第２の実施例を
説明するためのもので、同図（Ａ）は高融点金属膜と露
出面の表面積を広くする方法の説明図、同図（Ｂ）は接
続孔内の高融点金属膜を示す断面図、第３図（Ａ）、（
Ｂ）は発明が解決しようとする問題点を説明するための
断面図で、同図（Ａ）はシリコン埋め込みの場合１ を示し、同図は従来の選択タングステン埋め込みの場合
を示す。 ２ 符号の説明 ２・・・導電領域、３・・・層間絶縁膜、４・・・接続
孔、５・・・高融点金属膜。 〜 ヌ Ｑ） も 手続ネ甫正書 （ｎ４ 平成 １年１２月２７日 平成１年特許願第２４７３０４号 ２、発明の名称 半導体装置の製造方法 ３、補正をする者 事件との関係 特許出願人 住所 東京部品用区北品用６丁目７番３５号名称 （２
１ｇ） ソニー株式会社４、代理人 住所 東京都荒川区西日暮里２丁目５３番５号ニューハ
ウス西日暮里７０３号室 ６、補正の内容 （１）明細書第３頁下から４行目、「利点を」と「有し
ている」との間に「選択タングステンＷ法が」を挿入す
る。 （２）明細書第４頁下から７行目、「ことは」と「なか
った」との間に「でき」を挿入する。 （３）明細書第３頁１１行目、「でなく」と「全面エッ
チバック」との間にｒＣＶＤによりシリコンＳｉを形成
した形状を反映して」を挿入する。 （４）明細書第３頁５行目、「接触面積が」を「接触面
積な」に訂正する。 （５）明細書第９頁下から６行目、ｒＷＦｘＪをｒＷｃ
ｌｘＪに訂正する。 （６）明細書第９頁下から４行目、ｒＷＦｘＪをｒＷｃ
ｌｘＪに訂正する。 明細書の発明の詳細な説明の欄 ワ
の第１の実施例を工程順に示す断面図、第２図（Ａ）、
（Ｂ）は本発明半導体装置の製造方法の第２の実施例を
説明するためのもので、同図（Ａ）は高融点金属膜と露
出面の表面積を広くする方法の説明図、同図（Ｂ）は接
続孔内の高融点金属膜を示す断面図、第３図（Ａ）、（
Ｂ）は発明が解決しようとする問題点を説明するための
断面図で、同図（Ａ）はシリコン埋め込みの場合１ を示し、同図は従来の選択タングステン埋め込みの場合
を示す。 ２ 符号の説明 ２・・・導電領域、３・・・層間絶縁膜、４・・・接続
孔、５・・・高融点金属膜。 〜 ヌ Ｑ） も 手続ネ甫正書 （ｎ４ 平成 １年１２月２７日 平成１年特許願第２４７３０４号 ２、発明の名称 半導体装置の製造方法 ３、補正をする者 事件との関係 特許出願人 住所 東京部品用区北品用６丁目７番３５号名称 （２
１ｇ） ソニー株式会社４、代理人 住所 東京都荒川区西日暮里２丁目５３番５号ニューハ
ウス西日暮里７０３号室 ６、補正の内容 （１）明細書第３頁下から４行目、「利点を」と「有し
ている」との間に「選択タングステンＷ法が」を挿入す
る。 （２）明細書第４頁下から７行目、「ことは」と「なか
った」との間に「でき」を挿入する。 （３）明細書第３頁１１行目、「でなく」と「全面エッ
チバック」との間にｒＣＶＤによりシリコンＳｉを形成
した形状を反映して」を挿入する。 （４）明細書第３頁５行目、「接触面積が」を「接触面
積な」に訂正する。 （５）明細書第９頁下から６行目、ｒＷＦｘＪをｒＷｃ
ｌｘＪに訂正する。 （６）明細書第９頁下から４行目、ｒＷＦｘＪをｒＷｃ
ｌｘＪに訂正する。 明細書の発明の詳細な説明の欄 ワ
Claims (1)
- （１）導電領域上の層間絶縁膜に接続孔を形成し、 次いで、上記接続孔内に高融点金属膜を選択成長して接
続孔を該高融点金属膜で埋め込み、その後、上記高融点
金属膜の露出面の表面積を増大させる処理を施し、 しかる後、上記層間絶縁膜上に、上記高融点金属膜を介
して上記導電領域と接続される上層配線を形成する ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24730489A JP2867468B2 (ja) | 1989-09-22 | 1989-09-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24730489A JP2867468B2 (ja) | 1989-09-22 | 1989-09-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03108720A true JPH03108720A (ja) | 1991-05-08 |
| JP2867468B2 JP2867468B2 (ja) | 1999-03-08 |
Family
ID=17161423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24730489A Expired - Fee Related JP2867468B2 (ja) | 1989-09-22 | 1989-09-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2867468B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5622888A (en) * | 1994-11-09 | 1997-04-22 | Nec Corporation | Method of manufacturing a semiconductor device |
-
1989
- 1989-09-22 JP JP24730489A patent/JP2867468B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5622888A (en) * | 1994-11-09 | 1997-04-22 | Nec Corporation | Method of manufacturing a semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2867468B2 (ja) | 1999-03-08 |
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