JPH0310980B2 - - Google Patents
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- JPH0310980B2 JPH0310980B2 JP59149837A JP14983784A JPH0310980B2 JP H0310980 B2 JPH0310980 B2 JP H0310980B2 JP 59149837 A JP59149837 A JP 59149837A JP 14983784 A JP14983784 A JP 14983784A JP H0310980 B2 JPH0310980 B2 JP H0310980B2
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- processor
- signal
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- circuit
- processors
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0793—Remedial or corrective actions
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
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- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0721—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU]
- G06F11/0724—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU] in a multiprocessor or a multi-core unit
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- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Description
〔産業上の利用分野〕
本発明は多重プロセツサ計算機システム、より
具体的には多重プロセツサ計算機システムの１つ
のプロセツサが誤動作をした時、そのプロセツサ
を無能にし、且つ多重計算機システムの残りのプ
ロセツサにその１つのプロセツサ内の誤動作を通
知して、無機能のプロセツサのキヤツシユに対す
る無用なサーチを阻止して主メモリに対するサー
チを行なわせるようにして、命令実行の時間の浪
費を防止するための、上記の多重プロセツサ計算
機システム内の装置に係る。 〔従来技術〕 多重プロセツサ計算機システムに於て、例えば
1969年９月10日に公告された英国特許第1163859
号明細書に開示されたように、２以上のプロセツ
サが主メモリに記憶された命令を実行するのに使
われている。 〔発明が解決しようとする問題点〕 通常の計算機動作をしている或る多重プロセツ
サ計算機システムに於て、若し１つのプロセツサ
が命令の実行中に或るデータを必要とするなら
ば、そのプロセツサはその命令を実行するのに必
要なデータのために、自身のキヤツシユをサーチ
する。若し、そのプロセツサはデータを見出すこ
とが出来なければ、そのデータのために、そのプ
ロセツサは他のプロセツサのキヤツシユをサーチ
する。若し、データが他のプロセツサのキヤツシ
ユ中に見出されなかつたら、そのプロセツサはそ
のデータのために主メモリをサーチする。然し乍
ら、若し誤動作が１つのプロセツサ内で起きたと
すると、他のプロセツサが機能し得て、且つ使用
可能であつたとしても、計算機システム全体は無
能になる。更にまた、１つのプロセツサが無機能
でも、他のプロセツサはデータに対して上記の無
機能のプロセツサのキヤツシユをサーチし続ける
かも知れず、命令実行の間の時間を浪費する。 従つて、本発明の主目的は、１つのプロセツサ
内に誤動作があつた場合、そのプロセツサを無能
にし、且つ多重プロセツサ計算機システムの残り
のプロセツサの使用を継続することにある。 本発明の他の目的は誤動作を生じたプロセツサ
から“誤り”信号を発生して残りのプロセツサを
付勢し、これにより、誤動作プロセツサのキヤツ
シユ中のデータを、残りのプロセツサが更にサー
チするのを阻止することである。 〔問題点を解決するための手段〕 本発明のこれ等の目的に従つて、上記の計算機
システム内のサービスプロセツサ１１は上記のコ
ンピユータシステムの動作状態に関連した情報を
貯蔵する。サービスプロセツサ１１は多重プロセ
ツサ計算機システムの誤動作プロセツサ内に配置
された１対のラツチをセツトする。１方のラツチ
は誤動作プロセツサを無能にする出力信号を発生
する。他方のラツチは、残りのプロセツサを付勢
する“誤り”信号を発生する。誤り信号はプロセ
ツサ内の誤動作に続いて発生され、そして残りの
プロセツサが、誤動作プロセツサのキヤツシユ中
のデータを更にサーチするのを阻止する。残りの
プロセツサの１つが自身のキヤツシユ内にデータ
を見出すことが出来なかつた時、誤動作プロセツ
サから発生された誤り信号が存在するためのその
プロセツサは誤動作プロセツサのキヤツシユをサ
ーチせず、直ちにそのデータのために主メモリを
サーチする。その結果、誤動作が多重プロセツサ
システムの１つのプロセツサ内に生じた時、計算
機システムはその機能が低下するけれども、機能
し続ける。 〔実施例〕 第２図を参照すると、計算機システム内に配置
された多重プロセツサシステムが示されている。
第１プロセツサ１０はシステムバス１２へ接続さ
れる。第２プロセツサ１４もまたシステムバス１
２へ接続される。主メモリ１６はバス１２へ接続
される。加えて、ターミナル又はプリンタの如き
種々の周辺装置１８がバス１２へ接続される。サ
ービスプロセツサ１１がシステムバス１２へ接続
される。第２図に示された多重プロセツサシステ
ム構成は、IBM3033計算機のメインテナンスに
向けられている一組の技術マニユアル、即ち番号
SY227001乃至SY227007で識別しうる技術マニユ
アルで更に説明されている。 第１図を参照すると、第１プロセツサ１０内及
び第２プロセツサ１４内に配置されている装置２
０が示されている。装置２０は“当り”又は“誤
り”信号を発生するよう機能する。当り又は誤り
信号はプロセツサにより発生されて、多重プロセ
ツサシステム中の他の残りのプロセツサを付勢す
る。誤り信号は、第１プロセツサ内の誤動作に続
いて、又は第１プロセツサのキヤツシユ中にデー
タを捜し出す試みが不成功であつた時に続いて第
１プロセツサにより発生される。誤り信号が第１
プロセツサ内の誤動作に続いて発生された時、第
１プロセツサのキヤツシユ中のデータを他のプロ
セツサによつて更にサーチすることは阻止され
る。その結果として、若し他のプロセツサがそれ
自身のキヤツシユ内にデータを捜し出すことが出
来なかつたならば、そのプロセツサは直ちに、主
メモリ内のデータを捜すよう試みるであろう。そ
の反対に、第１プロセツサに誤動作がない場合、
若し他のプロセツサが特別なデータに対して第１
プロセツサのキヤツシユをサーチし且つそのサー
チを捜し出したとすると、第１プロセツサ内に配
置された装置２０はプロセツサにその特別データ
を成功裡に捜し出したことを通知する当り信号を
発生する。然し乍ら、若し特別データが捜し出さ
れなければ、第１プロセツサ内に配置されている
装置２０は誤り信号を発生し、特別データを捜し
出すことが出来なかつたことを表示する。 第１図に於て、装置２０はサービスプロセツサ
１１へ接続された第１ラツチ回路２０ａを含む。
ラツチ回路２０ａの構成は第３図を参照して説明
されるラツチ回路３０ｄの構成と同じである。サ
ービスプロセツサ１１は計算機システム内に配置
され、且つ上記計算機システムの動作状態に関連
する情報を貯蔵する。サービスプロセツサ１１の
構成及び動作に関する詳詳細は“4341 IBM
Maintenance Information”と題するマニユア
ルの第17巻のgeneral information、Part.No.
0446840、1981年11月、第１頁乃至第14頁に記載
されている。第１ラツチ回路２０ａはインバータ
回路２０ｃを介してORゲート２０ｂへ接続され
る。ORゲート２０ｂは駆動器回路２０ｄへ接続
され、駆動器回路は当り信号又は誤り信号を発生
する。 若し装置２０が第１プロセツサ１０内に配置さ
れているならば、第１プロセツサ１０の動作不可
能を表わす誤り信号は第２プロセツサ１４を付勢
する。 その反対に、“通常の当り／誤り信号”はOR
ゲート２０ｂを付勢する。若し第２プロセツサ１
４が実在する貯蔵データに対して第１プロセツサ
の10のキヤツシユをサーチし且つ貯蔵データを捜
し出したとすると、“通常の当り”信号は第１プ
ロセツサ１０内に配置されている装置２０のOR
ゲート２０ｂを付勢する。当り信号は第１プロセ
ツサ１０内に配置されている装置２０の駆動器回
路２０ｄから発生され、貯蔵データが実在するこ
とを表示する。当り信号は第２プロセツサ１４を
付勢して、第２プロセツサに第１プロセツサ１０
内に貯蔵データが実在することを通知する。 若し第２プロセツサ１４が第１プロセツサ内に
貯蔵データを捜し出すことが出来なかつたとする
と、“通常の誤り”信号が第１プロセツサ１０内
に配置されている装置２０のORゲート２０ｂを
付勢する。誤り信号は第１プロセツサ１０内に配
置されている駆動器回路２０ｄから発生され、貯
蔵データを捜し出せなかつたことを表示する。既
に述べたように、第１プロセツサ１０の駆動器回
路２０ｄからの誤り信号は第２プロセツサ１４を
付勢し、第２プロセツサに貯蔵データが捜し出せ
なかつたことを通知する。 第３図を参照して、第１プロセツサ１０内及び
第２プロセツサ１４内に配置された他の装置３０
を説明する。装置３０は、計算機システムの動作
状態に関連する情報を貯蔵しているサービスプロ
セツサ１１へ接続される。若し、第１プロセツサ
１０又は第２プロセツサ１４が動作不能であるこ
とをサービスプロセツサ１１が表示すると、第１
プロセツサ及び第２プロセツサ内に配置されてい
る装置３０は捕捉（trap）信号出力を発生し、動
作不可能プロセツサ、即ちプロセツサ１０又はプ
ロセツサ１４の何れかを不能にする。装置３０
は、サービスプロセツサ１１をその１つの入力端
子に接続するラツチ回路３０ａを含む。ラツチ回
路３０ａはその入力端子の他方の端子で“＋クロ
ツク”信号を受け取り、そしてその出力端子は
NANDゲート３０ｂの入力端子へ接続される。
“FLUSH OP”信号及び“キヤツシユからキヤ
ツシユOP”信号、（Ｃ／Ｃ OP）信号もまた
NANDゲート３０ｂの入力端子を付勢する。デ
ータが１つのプロセツサのキヤツシユに存在し且
つデータが必要とされる時、FLUSH OP信号は
１つのプロセツサのキヤツシユから、データが検
索されうる主メモリへデータを転送する。然し乍
ら、Ｃ／Ｃ OP信号は１つのプロセツサのキヤ
ツシユから他のプロセツサのキヤツシユへデータ
を転送する。NANDゲート３０ｂの出力端子は
NAND−反転回路３０ｃの入力へ接続される。＋
S2信号及び＋DSPモード信号はNAND−反転回
路３０ｃの他の入力を付勢する。＋S2信号はラツ
チ回路３０ｄへクロツク信号を与え、且つ＋
DSPモード信号は、システムが複式サービスプ
ロセツサとして構成されている時、NAND−反
転回路３０ｃへゲート信号を与える。NAND−
反転回路３０ｃの出力端子は他のラツチ回路３０
ｄの＋Ｃ入力端子へ接続される。NAND−反転
回路３０ｃの他の出力端子は他のラツチ回路３０
ｄの−Ｃ入力端子へ接続される。他のNAND−
反転回路30iの夫々の出力端子は他のラツチ回路
３０ｄの＋Ｃ入力端子及び−Ｃ入力端子へ接続さ
れる。他のNAND−反転回路３０ｉは既に参照
した＋S2信号を受け取る。反転回路３０ｊはそ
の入力端子に“−FDM／IPU WAIT TRAP
ON”信号を受け取り、他のNAND−反転回路３
０ｉを付勢する出力信号を発生する。 他のラツチ回路３０ｄの出力端子９は駆動器回
路３０ｅへ接続され、駆動器回路３０ｅはＩ−モ
ジユール３２を付勢する出力信号を発生する。Ｉ
−モジユール３２はプロセツサの動作を中止させ
る捕捉信号を発生し、それにより第１プロセツサ
又は第２プロセツサの何れかが処置される。Ｉ−
モジユール３２からの捕捉信号の発生は現在実行
中の命令の次の命令を阻止するか、又は処置され
るプロセツサにより再実行されている現在の命令
を阻止する。その結果、プロセツサの動作は中止
される。Ｉ−モジユール３２はまた、既に述べら
れ参照された“−FDM／IPU WAIT TRAP
ON”信号を発生し、インバータ３０ｊを付勢す
る。Ｉ−モジユール３２の構成及び動作に関する
詳細は“4341 IBM Maintenance Information”
と題する技術マニユアル第17巻general
information、PartNo.0446837の１頁乃至５頁に
記載されている。このマニユアルに於て、Ｉ−モ
ジユール３２は“Instruction Processor”と言
われている。 ラツチ回路３０ａはインバータ回路３０ｇを経
てNAND回路３０ｆへ更に接続されている。ラ
ツチ回路３０ａは反転回路３０ｇを付勢する“−
DIAGモード”と標記される出力信号を発生す
る。ラツチ回路３０ｄの出力端子１３はNAND
回路３０ｆの他の入力端子へ接続される。他の２
つの信号はNAND回路３０ｆの２つの入力端子、
“SOクロツク”及び−SCANモード”を更に付勢
する。SOクロツク信号は一連のクロツク信号を
表わす。SCANモード信号が存在する時、第３図
のレジスタの内容は、正確性を保つため、内容の
検査を目的とする他のレジスタ（図示せず）へ入
力される。１つのレジスタからの不正確な読み取
りは、処置されるプロセツサの内の誤動作状態の
存在を表示する。NAND回路３０ｆの出力端子
は他のNAND回路３０ｈの入力端子へ接続され
る。NAND回路３０ｈの他の入力端子はクロツ
ク信号発生器（−Ｂクロツク）へ接続される。
NAND回路３０ｈの出力端子はラツチ回路３０
ｄの＋Ｂ入力端子へ接続される。ラツチ回路３０
ｄの出力端子２１はインバータ３０ｋを経てラツ
チ回路３０ｄの入力端子Ｄへ接続される。 ラツチ回路３０ｄの出力端子９へ接続されてい
るデータポートAI３０Ｌはラツチ回路３０ｄを
セツト及びリセツトする付加的な機能入力を与え
る。このポートは拡張器（extender）と言われ
る。 第４図及び第５図を参照して、第３図の
NAND−反転回路３０ｉ及び３０ｅの構成を説
明する。第４図及び第５図に於て、各NAND−
反転回路３０ｉ及び３０ｅはNANDゲート３０
ｉ１，３０ｉ１と、それ等のNANDゲートの出
力端子へ接続されているインバータ３０ｉ２，３
０ｃ２とを含む。他の出力線３０ｉ３，３０ｃ３
はNAND回路３０ｉ１，３０ｉ１の出力端子へ
接続される。 第６図及び第７図を参照して、ラツチ回路３０
ｄ及び３０ａの構成を説明する。第６図及び第７
図に於て、各ラツチ回路３０ｄ及び３０ａは
NAND回路３０ｄ１及び３０ａ１を含み、これ
等NAND回路の各々は１方の入力端子にクロツ
ク信号（＋クロツク）を受け、そして他方の入力
端子に“Ｄ”と標記された信号を受け取る。
NAND回路３０ａ１を付勢する“Ｄ”信号は第
３図のサービスプロセツサ１１の出力信号を表わ
す。NAND回路３０ｄ１，３０ａ１の出力端子
はインバータ３０ｄ２，３０ａ２と、出力線３０
ｄ３，３０ａ３とに接続される。インバータ３０
ｄ２，３０ａ２の出力端子は他の出力線３０ｄ
４，３０ａ４へ接続される。第６図に於て、出力
線３０ｄ３は第３図の出力端子９を表わし、１方
出力線３０ｄ４は第３図の出力端子１１を表わ
す。他のNAND回路３０ｄ５，３０ａ５は
NAND回路３０ｄ１，３０ａ１とインバータ３
０ｄ２，３０ａ２との間の結合点へ接続され、こ
のNAND回路はその入力端子の１つに於て“ク
ロツク”信号を受け取る。NAND回路３０ｄ５，
３０ａ５の他の入力端子はインバータ３０ｄ２，
３０ａ２の出力線３０ｄ４，３０ａ４へ接続され
る。NAND回路３０ｄ５，３０ａ５のこの他の
入力端子はNAND回路３０ｄ６，３０ａ６の入
力端子へ接続される。NAND回路３０ｄ６，３
０ａ６の他の入力端子“＋Ｂクロツク”へ接続さ
れる。NAND回路３０ａ１の入力端子は“Ｄ”
と標記され、且つ第３図のサービスプロセツサ１
１へ接続される。NAND回路３０ｄ６，３０ａ
６の出力端子はインバータ３０ｄ７，３０ａ７へ
接続される。インバータ３０ｄ７の出力端子はラ
ツチ回路３０ｄの出力端子２１を表わす出力線へ
接続される。NAND回路３０ａ６の出力端子は
第３図のラツチ回路３０ａの出力信号、“DIAG
モード”出力信号を発生する。NAND回路３０
ｄ６，３０ａ６の他の入力端子はインバータ３０
ｄ９，３０ａ９を経て他のNAND回路３０ｄ８，
３０ａ８の入力端子へ接続される。NAND回路
３０ｄ８，３０ａ８の他の入力端子はインバータ
３０ｄ７，３０ａ７の出力端子へ接続される。
NAND回路３０ｄ８，３０ａ８の出力端子は
NAND回路３０ｄ６，３０ａ６の出力端子へ接
続される。 第１プロセツサ１０及び第２プロセツサ１４の
中に配置されている装置２０及び装置３０の動作
の機能的な詳細は添付図面の第１図乃至第７図を
参照して以下の項で説明する。 プロセツサ１０の中で誤動作が生じたと仮定す
る。計算機システムの中の種々の感知装置がプロ
セツサ１０の中の誤動作をサービスプロセツサ１
１に通報する。サービスプロセツサ１１はバス１
２を経てプロセツサ１０へ信号を転送する。プロ
セツサ１０の中に配置された装置２０はサービス
プロセツサ１１から信号を受け取り且つ第２図の
ラツチ２０ａをセツトする。ラツチ２０ａは信号
を発生し、それはインバータ２０ｃを経て反転さ
れる。インバータ２０ｃからの反転信号はORゲ
ート２０ｂの１入力を付勢する。ORゲートは出
力信号を発生し、駆動器回路２０ｄを付勢する。
駆動器回路２０ｄは“誤り”信号を表わす出力信
号を発生し、“誤り”信号はプロセツサ１４を付
勢する。若しプロセツサ１４が続けてそれ自身の
キヤシユの中にデータを捜すよう試み、そして
“誤り”信号の存在によつて、データを捜すこと
が出来なかつたならば、プロセツサ１４はプロセ
ツサ１０のキヤツシユの中にデータを捜すことは
しない。そうではなくてそれは主メモリ１６から
所望のデータを読み取る。加えてサービスプロセ
ツサ１１がプロセツサ１０へ信号を転送する時、
プロセツサ１０の中に配置されている装置３０は
又信号を受け取る。これに応答して装置３０はＩ
−モジユール３２を付勢する出力信号を発生す
る。その結果Ｉ−モジユール３２は捕捉信号を発
生し、捕捉信号はプロセツサ１０の動作を中止さ
せる。然し乍ら、プロセツサ１４は機能的に動作
状態にとどまる。それ故、本発明の計算機システ
ムは低下した性能レベルにあるけれども機能を失
わない。第２図の計算機システムは複合プロセツ
サシステムではなく単独のプロセツサシステムと
して動作する。 Ｉ−モジユール３２を付勢するための出力信号
を発生する装置３０の機能的動作は添付図面の第
３図乃至第７図を参照して以下に記載される。 第３図乃至第７図の装置３０は複数個の
NANDゲートを含む。これ等のNANDゲートの
各々は以下の真理表に従う。
具体的には多重プロセツサ計算機システムの１つ
のプロセツサが誤動作をした時、そのプロセツサ
を無能にし、且つ多重計算機システムの残りのプ
ロセツサにその１つのプロセツサ内の誤動作を通
知して、無機能のプロセツサのキヤツシユに対す
る無用なサーチを阻止して主メモリに対するサー
チを行なわせるようにして、命令実行の時間の浪
費を防止するための、上記の多重プロセツサ計算
機システム内の装置に係る。 〔従来技術〕 多重プロセツサ計算機システムに於て、例えば
1969年９月10日に公告された英国特許第1163859
号明細書に開示されたように、２以上のプロセツ
サが主メモリに記憶された命令を実行するのに使
われている。 〔発明が解決しようとする問題点〕 通常の計算機動作をしている或る多重プロセツ
サ計算機システムに於て、若し１つのプロセツサ
が命令の実行中に或るデータを必要とするなら
ば、そのプロセツサはその命令を実行するのに必
要なデータのために、自身のキヤツシユをサーチ
する。若し、そのプロセツサはデータを見出すこ
とが出来なければ、そのデータのために、そのプ
ロセツサは他のプロセツサのキヤツシユをサーチ
する。若し、データが他のプロセツサのキヤツシ
ユ中に見出されなかつたら、そのプロセツサはそ
のデータのために主メモリをサーチする。然し乍
ら、若し誤動作が１つのプロセツサ内で起きたと
すると、他のプロセツサが機能し得て、且つ使用
可能であつたとしても、計算機システム全体は無
能になる。更にまた、１つのプロセツサが無機能
でも、他のプロセツサはデータに対して上記の無
機能のプロセツサのキヤツシユをサーチし続ける
かも知れず、命令実行の間の時間を浪費する。 従つて、本発明の主目的は、１つのプロセツサ
内に誤動作があつた場合、そのプロセツサを無能
にし、且つ多重プロセツサ計算機システムの残り
のプロセツサの使用を継続することにある。 本発明の他の目的は誤動作を生じたプロセツサ
から“誤り”信号を発生して残りのプロセツサを
付勢し、これにより、誤動作プロセツサのキヤツ
シユ中のデータを、残りのプロセツサが更にサー
チするのを阻止することである。 〔問題点を解決するための手段〕 本発明のこれ等の目的に従つて、上記の計算機
システム内のサービスプロセツサ１１は上記のコ
ンピユータシステムの動作状態に関連した情報を
貯蔵する。サービスプロセツサ１１は多重プロセ
ツサ計算機システムの誤動作プロセツサ内に配置
された１対のラツチをセツトする。１方のラツチ
は誤動作プロセツサを無能にする出力信号を発生
する。他方のラツチは、残りのプロセツサを付勢
する“誤り”信号を発生する。誤り信号はプロセ
ツサ内の誤動作に続いて発生され、そして残りの
プロセツサが、誤動作プロセツサのキヤツシユ中
のデータを更にサーチするのを阻止する。残りの
プロセツサの１つが自身のキヤツシユ内にデータ
を見出すことが出来なかつた時、誤動作プロセツ
サから発生された誤り信号が存在するためのその
プロセツサは誤動作プロセツサのキヤツシユをサ
ーチせず、直ちにそのデータのために主メモリを
サーチする。その結果、誤動作が多重プロセツサ
システムの１つのプロセツサ内に生じた時、計算
機システムはその機能が低下するけれども、機能
し続ける。 〔実施例〕 第２図を参照すると、計算機システム内に配置
された多重プロセツサシステムが示されている。
第１プロセツサ１０はシステムバス１２へ接続さ
れる。第２プロセツサ１４もまたシステムバス１
２へ接続される。主メモリ１６はバス１２へ接続
される。加えて、ターミナル又はプリンタの如き
種々の周辺装置１８がバス１２へ接続される。サ
ービスプロセツサ１１がシステムバス１２へ接続
される。第２図に示された多重プロセツサシステ
ム構成は、IBM3033計算機のメインテナンスに
向けられている一組の技術マニユアル、即ち番号
SY227001乃至SY227007で識別しうる技術マニユ
アルで更に説明されている。 第１図を参照すると、第１プロセツサ１０内及
び第２プロセツサ１４内に配置されている装置２
０が示されている。装置２０は“当り”又は“誤
り”信号を発生するよう機能する。当り又は誤り
信号はプロセツサにより発生されて、多重プロセ
ツサシステム中の他の残りのプロセツサを付勢す
る。誤り信号は、第１プロセツサ内の誤動作に続
いて、又は第１プロセツサのキヤツシユ中にデー
タを捜し出す試みが不成功であつた時に続いて第
１プロセツサにより発生される。誤り信号が第１
プロセツサ内の誤動作に続いて発生された時、第
１プロセツサのキヤツシユ中のデータを他のプロ
セツサによつて更にサーチすることは阻止され
る。その結果として、若し他のプロセツサがそれ
自身のキヤツシユ内にデータを捜し出すことが出
来なかつたならば、そのプロセツサは直ちに、主
メモリ内のデータを捜すよう試みるであろう。そ
の反対に、第１プロセツサに誤動作がない場合、
若し他のプロセツサが特別なデータに対して第１
プロセツサのキヤツシユをサーチし且つそのサー
チを捜し出したとすると、第１プロセツサ内に配
置された装置２０はプロセツサにその特別データ
を成功裡に捜し出したことを通知する当り信号を
発生する。然し乍ら、若し特別データが捜し出さ
れなければ、第１プロセツサ内に配置されている
装置２０は誤り信号を発生し、特別データを捜し
出すことが出来なかつたことを表示する。 第１図に於て、装置２０はサービスプロセツサ
１１へ接続された第１ラツチ回路２０ａを含む。
ラツチ回路２０ａの構成は第３図を参照して説明
されるラツチ回路３０ｄの構成と同じである。サ
ービスプロセツサ１１は計算機システム内に配置
され、且つ上記計算機システムの動作状態に関連
する情報を貯蔵する。サービスプロセツサ１１の
構成及び動作に関する詳詳細は“4341 IBM
Maintenance Information”と題するマニユア
ルの第17巻のgeneral information、Part.No.
0446840、1981年11月、第１頁乃至第14頁に記載
されている。第１ラツチ回路２０ａはインバータ
回路２０ｃを介してORゲート２０ｂへ接続され
る。ORゲート２０ｂは駆動器回路２０ｄへ接続
され、駆動器回路は当り信号又は誤り信号を発生
する。 若し装置２０が第１プロセツサ１０内に配置さ
れているならば、第１プロセツサ１０の動作不可
能を表わす誤り信号は第２プロセツサ１４を付勢
する。 その反対に、“通常の当り／誤り信号”はOR
ゲート２０ｂを付勢する。若し第２プロセツサ１
４が実在する貯蔵データに対して第１プロセツサ
の10のキヤツシユをサーチし且つ貯蔵データを捜
し出したとすると、“通常の当り”信号は第１プ
ロセツサ１０内に配置されている装置２０のOR
ゲート２０ｂを付勢する。当り信号は第１プロセ
ツサ１０内に配置されている装置２０の駆動器回
路２０ｄから発生され、貯蔵データが実在するこ
とを表示する。当り信号は第２プロセツサ１４を
付勢して、第２プロセツサに第１プロセツサ１０
内に貯蔵データが実在することを通知する。 若し第２プロセツサ１４が第１プロセツサ内に
貯蔵データを捜し出すことが出来なかつたとする
と、“通常の誤り”信号が第１プロセツサ１０内
に配置されている装置２０のORゲート２０ｂを
付勢する。誤り信号は第１プロセツサ１０内に配
置されている駆動器回路２０ｄから発生され、貯
蔵データを捜し出せなかつたことを表示する。既
に述べたように、第１プロセツサ１０の駆動器回
路２０ｄからの誤り信号は第２プロセツサ１４を
付勢し、第２プロセツサに貯蔵データが捜し出せ
なかつたことを通知する。 第３図を参照して、第１プロセツサ１０内及び
第２プロセツサ１４内に配置された他の装置３０
を説明する。装置３０は、計算機システムの動作
状態に関連する情報を貯蔵しているサービスプロ
セツサ１１へ接続される。若し、第１プロセツサ
１０又は第２プロセツサ１４が動作不能であるこ
とをサービスプロセツサ１１が表示すると、第１
プロセツサ及び第２プロセツサ内に配置されてい
る装置３０は捕捉（trap）信号出力を発生し、動
作不可能プロセツサ、即ちプロセツサ１０又はプ
ロセツサ１４の何れかを不能にする。装置３０
は、サービスプロセツサ１１をその１つの入力端
子に接続するラツチ回路３０ａを含む。ラツチ回
路３０ａはその入力端子の他方の端子で“＋クロ
ツク”信号を受け取り、そしてその出力端子は
NANDゲート３０ｂの入力端子へ接続される。
“FLUSH OP”信号及び“キヤツシユからキヤ
ツシユOP”信号、（Ｃ／Ｃ OP）信号もまた
NANDゲート３０ｂの入力端子を付勢する。デ
ータが１つのプロセツサのキヤツシユに存在し且
つデータが必要とされる時、FLUSH OP信号は
１つのプロセツサのキヤツシユから、データが検
索されうる主メモリへデータを転送する。然し乍
ら、Ｃ／Ｃ OP信号は１つのプロセツサのキヤ
ツシユから他のプロセツサのキヤツシユへデータ
を転送する。NANDゲート３０ｂの出力端子は
NAND−反転回路３０ｃの入力へ接続される。＋
S2信号及び＋DSPモード信号はNAND−反転回
路３０ｃの他の入力を付勢する。＋S2信号はラツ
チ回路３０ｄへクロツク信号を与え、且つ＋
DSPモード信号は、システムが複式サービスプ
ロセツサとして構成されている時、NAND−反
転回路３０ｃへゲート信号を与える。NAND−
反転回路３０ｃの出力端子は他のラツチ回路３０
ｄの＋Ｃ入力端子へ接続される。NAND−反転
回路３０ｃの他の出力端子は他のラツチ回路３０
ｄの−Ｃ入力端子へ接続される。他のNAND−
反転回路30iの夫々の出力端子は他のラツチ回路
３０ｄの＋Ｃ入力端子及び−Ｃ入力端子へ接続さ
れる。他のNAND−反転回路３０ｉは既に参照
した＋S2信号を受け取る。反転回路３０ｊはそ
の入力端子に“−FDM／IPU WAIT TRAP
ON”信号を受け取り、他のNAND−反転回路３
０ｉを付勢する出力信号を発生する。 他のラツチ回路３０ｄの出力端子９は駆動器回
路３０ｅへ接続され、駆動器回路３０ｅはＩ−モ
ジユール３２を付勢する出力信号を発生する。Ｉ
−モジユール３２はプロセツサの動作を中止させ
る捕捉信号を発生し、それにより第１プロセツサ
又は第２プロセツサの何れかが処置される。Ｉ−
モジユール３２からの捕捉信号の発生は現在実行
中の命令の次の命令を阻止するか、又は処置され
るプロセツサにより再実行されている現在の命令
を阻止する。その結果、プロセツサの動作は中止
される。Ｉ−モジユール３２はまた、既に述べら
れ参照された“−FDM／IPU WAIT TRAP
ON”信号を発生し、インバータ３０ｊを付勢す
る。Ｉ−モジユール３２の構成及び動作に関する
詳細は“4341 IBM Maintenance Information”
と題する技術マニユアル第17巻general
information、PartNo.0446837の１頁乃至５頁に
記載されている。このマニユアルに於て、Ｉ−モ
ジユール３２は“Instruction Processor”と言
われている。 ラツチ回路３０ａはインバータ回路３０ｇを経
てNAND回路３０ｆへ更に接続されている。ラ
ツチ回路３０ａは反転回路３０ｇを付勢する“−
DIAGモード”と標記される出力信号を発生す
る。ラツチ回路３０ｄの出力端子１３はNAND
回路３０ｆの他の入力端子へ接続される。他の２
つの信号はNAND回路３０ｆの２つの入力端子、
“SOクロツク”及び−SCANモード”を更に付勢
する。SOクロツク信号は一連のクロツク信号を
表わす。SCANモード信号が存在する時、第３図
のレジスタの内容は、正確性を保つため、内容の
検査を目的とする他のレジスタ（図示せず）へ入
力される。１つのレジスタからの不正確な読み取
りは、処置されるプロセツサの内の誤動作状態の
存在を表示する。NAND回路３０ｆの出力端子
は他のNAND回路３０ｈの入力端子へ接続され
る。NAND回路３０ｈの他の入力端子はクロツ
ク信号発生器（−Ｂクロツク）へ接続される。
NAND回路３０ｈの出力端子はラツチ回路３０
ｄの＋Ｂ入力端子へ接続される。ラツチ回路３０
ｄの出力端子２１はインバータ３０ｋを経てラツ
チ回路３０ｄの入力端子Ｄへ接続される。 ラツチ回路３０ｄの出力端子９へ接続されてい
るデータポートAI３０Ｌはラツチ回路３０ｄを
セツト及びリセツトする付加的な機能入力を与え
る。このポートは拡張器（extender）と言われ
る。 第４図及び第５図を参照して、第３図の
NAND−反転回路３０ｉ及び３０ｅの構成を説
明する。第４図及び第５図に於て、各NAND−
反転回路３０ｉ及び３０ｅはNANDゲート３０
ｉ１，３０ｉ１と、それ等のNANDゲートの出
力端子へ接続されているインバータ３０ｉ２，３
０ｃ２とを含む。他の出力線３０ｉ３，３０ｃ３
はNAND回路３０ｉ１，３０ｉ１の出力端子へ
接続される。 第６図及び第７図を参照して、ラツチ回路３０
ｄ及び３０ａの構成を説明する。第６図及び第７
図に於て、各ラツチ回路３０ｄ及び３０ａは
NAND回路３０ｄ１及び３０ａ１を含み、これ
等NAND回路の各々は１方の入力端子にクロツ
ク信号（＋クロツク）を受け、そして他方の入力
端子に“Ｄ”と標記された信号を受け取る。
NAND回路３０ａ１を付勢する“Ｄ”信号は第
３図のサービスプロセツサ１１の出力信号を表わ
す。NAND回路３０ｄ１，３０ａ１の出力端子
はインバータ３０ｄ２，３０ａ２と、出力線３０
ｄ３，３０ａ３とに接続される。インバータ３０
ｄ２，３０ａ２の出力端子は他の出力線３０ｄ
４，３０ａ４へ接続される。第６図に於て、出力
線３０ｄ３は第３図の出力端子９を表わし、１方
出力線３０ｄ４は第３図の出力端子１１を表わ
す。他のNAND回路３０ｄ５，３０ａ５は
NAND回路３０ｄ１，３０ａ１とインバータ３
０ｄ２，３０ａ２との間の結合点へ接続され、こ
のNAND回路はその入力端子の１つに於て“ク
ロツク”信号を受け取る。NAND回路３０ｄ５，
３０ａ５の他の入力端子はインバータ３０ｄ２，
３０ａ２の出力線３０ｄ４，３０ａ４へ接続され
る。NAND回路３０ｄ５，３０ａ５のこの他の
入力端子はNAND回路３０ｄ６，３０ａ６の入
力端子へ接続される。NAND回路３０ｄ６，３
０ａ６の他の入力端子“＋Ｂクロツク”へ接続さ
れる。NAND回路３０ａ１の入力端子は“Ｄ”
と標記され、且つ第３図のサービスプロセツサ１
１へ接続される。NAND回路３０ｄ６，３０ａ
６の出力端子はインバータ３０ｄ７，３０ａ７へ
接続される。インバータ３０ｄ７の出力端子はラ
ツチ回路３０ｄの出力端子２１を表わす出力線へ
接続される。NAND回路３０ａ６の出力端子は
第３図のラツチ回路３０ａの出力信号、“DIAG
モード”出力信号を発生する。NAND回路３０
ｄ６，３０ａ６の他の入力端子はインバータ３０
ｄ９，３０ａ９を経て他のNAND回路３０ｄ８，
３０ａ８の入力端子へ接続される。NAND回路
３０ｄ８，３０ａ８の他の入力端子はインバータ
３０ｄ７，３０ａ７の出力端子へ接続される。
NAND回路３０ｄ８，３０ａ８の出力端子は
NAND回路３０ｄ６，３０ａ６の出力端子へ接
続される。 第１プロセツサ１０及び第２プロセツサ１４の
中に配置されている装置２０及び装置３０の動作
の機能的な詳細は添付図面の第１図乃至第７図を
参照して以下の項で説明する。 プロセツサ１０の中で誤動作が生じたと仮定す
る。計算機システムの中の種々の感知装置がプロ
セツサ１０の中の誤動作をサービスプロセツサ１
１に通報する。サービスプロセツサ１１はバス１
２を経てプロセツサ１０へ信号を転送する。プロ
セツサ１０の中に配置された装置２０はサービス
プロセツサ１１から信号を受け取り且つ第２図の
ラツチ２０ａをセツトする。ラツチ２０ａは信号
を発生し、それはインバータ２０ｃを経て反転さ
れる。インバータ２０ｃからの反転信号はORゲ
ート２０ｂの１入力を付勢する。ORゲートは出
力信号を発生し、駆動器回路２０ｄを付勢する。
駆動器回路２０ｄは“誤り”信号を表わす出力信
号を発生し、“誤り”信号はプロセツサ１４を付
勢する。若しプロセツサ１４が続けてそれ自身の
キヤシユの中にデータを捜すよう試み、そして
“誤り”信号の存在によつて、データを捜すこと
が出来なかつたならば、プロセツサ１４はプロセ
ツサ１０のキヤツシユの中にデータを捜すことは
しない。そうではなくてそれは主メモリ１６から
所望のデータを読み取る。加えてサービスプロセ
ツサ１１がプロセツサ１０へ信号を転送する時、
プロセツサ１０の中に配置されている装置３０は
又信号を受け取る。これに応答して装置３０はＩ
−モジユール３２を付勢する出力信号を発生す
る。その結果Ｉ−モジユール３２は捕捉信号を発
生し、捕捉信号はプロセツサ１０の動作を中止さ
せる。然し乍ら、プロセツサ１４は機能的に動作
状態にとどまる。それ故、本発明の計算機システ
ムは低下した性能レベルにあるけれども機能を失
わない。第２図の計算機システムは複合プロセツ
サシステムではなく単独のプロセツサシステムと
して動作する。 Ｉ−モジユール３２を付勢するための出力信号
を発生する装置３０の機能的動作は添付図面の第
３図乃至第７図を参照して以下に記載される。 第３図乃至第７図の装置３０は複数個の
NANDゲートを含む。これ等のNANDゲートの
各々は以下の真理表に従う。
本発明によれば、多重プロセツサ計算機システ
ムの１つのプロセツサに誤動作が生じても、従来
の如くシステム全体の機能を停止することなく、
残りのプロセツサの使用を継続出来る。
ムの１つのプロセツサに誤動作が生じても、従来
の如くシステム全体の機能を停止することなく、
残りのプロセツサの使用を継続出来る。
第１図は誤り信号を発生するために、第２図の
各プロセツサ内に配置されている装置を説明する
図、第２図は計算機システム内の多重プロセツサ
システムの１例を説明する図、第３図はプロセツ
サ内に誤動作が生じた時、プロセツサを無能にす
るために、第２図の各プロセツサ内に配置されて
いる装置を説明する図、第４図及び第５図は第３
図のNAND−反転回路の構成を説明する図、第
６図及び第７図は第３図のラツチ回路の構成を説
明する図である。 １０……第１プロセツサ、１１……サービスプ
ロセツサ、１２……システムバス、１４……第２
プロセツサ、１６……主メモリ、１８……周辺装
置。
各プロセツサ内に配置されている装置を説明する
図、第２図は計算機システム内の多重プロセツサ
システムの１例を説明する図、第３図はプロセツ
サ内に誤動作が生じた時、プロセツサを無能にす
るために、第２図の各プロセツサ内に配置されて
いる装置を説明する図、第４図及び第５図は第３
図のNAND−反転回路の構成を説明する図、第
６図及び第７図は第３図のラツチ回路の構成を説
明する図である。 １０……第１プロセツサ、１１……サービスプ
ロセツサ、１２……システムバス、１４……第２
プロセツサ、１６……主メモリ、１８……周辺装
置。
Claims (1)
- 【特許請求の範囲】 １ 夫々キヤツシユ・メモリを有する複数個のプ
ロセツサと、上記複数個のプロセツサに共通接続
されて夫々の動作を監視するサービス・プロセツ
サと、上記複数個のプロセツサに対して共通接続
された主メモリと、上記複数個のプロセツサ中の
１つのプロセツサで誤動作を生じたときシステム
全体の機能を停止しないようにするための制御手
段とを備えた多重プロセツサ・システムであつ
て、 上記制御手段は、(a)上記複数個のプロセツサに
夫々内蔵されたものであることと、(b)上記サービ
ス・プロセツサからの誤動作通知信号に応答して
セツトされる１対のラツチを含むことと、(c)上記
１対のラツチのうちの一方のラツチは誤動作通知
信号を受けたプロセツサを無能にする出力信号を
発生し他方のラツチは他のプロセツサが誤動作プ
ロセツサのキヤツシユ・メモリをサーチしないよ
う阻止する信号を発生するようにしたこととを特
徴とする多重プロセツサ計算機システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/548,748 US4639856A (en) | 1983-11-04 | 1983-11-04 | Dual stream processor apparatus |
| US548748 | 1983-11-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60103477A JPS60103477A (ja) | 1985-06-07 |
| JPH0310980B2 true JPH0310980B2 (ja) | 1991-02-14 |
Family
ID=24190241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59149837A Granted JPS60103477A (ja) | 1983-11-04 | 1984-07-20 | 多重プロセツサ計算機システム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4639856A (ja) |
| JP (1) | JPS60103477A (ja) |
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| DE3802894A1 (de) * | 1988-02-01 | 1989-08-10 | Esg Elektronik System Gmbh | Feuerleitanlage |
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| US5050070A (en) * | 1988-02-29 | 1991-09-17 | Convex Computer Corporation | Multi-processor computer system having self-allocating processors |
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|---|---|---|---|---|
| JPS545666B2 (ja) * | 1972-06-02 | 1979-03-19 | ||
| JPS5615528B2 (ja) * | 1973-04-28 | 1981-04-10 | ||
| JPS5410203B2 (ja) * | 1973-10-15 | 1979-05-02 | ||
| JPS5324288B2 (ja) * | 1974-01-23 | 1978-07-20 | ||
| JPS55134459A (en) * | 1979-04-06 | 1980-10-20 | Hitachi Ltd | Data processing system |
| US4400775A (en) * | 1980-02-28 | 1983-08-23 | Tokyo Shibaura Denki Kabushiki Kaisha | Shared system for shared information at main memory level in computer complex |
| JPS6053339B2 (ja) * | 1980-10-09 | 1985-11-25 | 日本電気株式会社 | 論理装置のエラ−回復方式 |
-
1983
- 1983-11-04 US US06/548,748 patent/US4639856A/en not_active Expired - Fee Related
-
1984
- 1984-07-20 JP JP59149837A patent/JPS60103477A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| US4639856A (en) | 1987-01-27 |
| JPS60103477A (ja) | 1985-06-07 |
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