JPH0311124B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は帰還形デイジタルフイルタに係り、
特に多重構成とした場合の異常発振現象を防止す
る手段に関する。

帰還形デイジタルフイルタは、入出力時系列を
それぞれx_o、y_oとすると、a_o、b_oを係数として、 y_o＝_K 〓ⁱ⁼⁰ a_ix_o-i＋_L 〓ⁱ⁼¹ b_iy_o-i …(1) （Ｋ、Ｌは整数） なる演算をデイジタル的に行なうものであり、通
常第１図に示すような双２次形（バイカツド）を
基本として構成される。第１図において１は入力
端子、２は出力端子、３〜６は減（加）算回路、
７〜１１は係数乗算回路、１２，１３は１サンプ
ル時間の遅延時間を有する遅延レジスタである。

このようなバイカツド構成のデイジタルフイル
タが安定に動作するためには、係数乗算回路１
０，１１で乗ぜられる係数b₁，b₂に対して｜b₁｜
＜２、｜b₂｜＞１なる条件が課せられる。従つて
今、遅延レジスタ１２，１３が１語長の容量を有
する±１までの値の信号を収容できるものとする
と、入力端子１への入力信号の値が最大±１まで
としたとき、減（加）算回路３の出力信号は最大
±４までの値をとり得る。すなわち、ダイナミツ
クレンジ±４の信号をダイナミツクレンジ±１の
遅延レジスタ１２に入れることが必要である。

しかし、ダイナミツクレンジ±４の信号のうち
±１の範囲を表わすビツト長を取出すと、信号は
通常２の補数で表現されているため、遅延レジス
タ１２の入出力特性に第２図ａの２０に示すよう
な非線形性が生じる。そして、このよう遅延レジ
スタ１２でのオーバーフローの影響が帰還される
結果、所謂オーバーフロー・オシレーシヨンと呼
ばれる異常発振現象が継続的に起る。この異常発
振現象は、遅延レジスタ１２に入る信号のうち±
１以上の信号を第２図ａの領域２１内に納まるよ
うに変換補正することで防止できる。具体的に
は、遅延レジスタ１２の入出力特性が実質的に第
２図ｂの特性２２のようなリミツタ形状あるいは
第２図ｃの特性２３のような三角形状となるよう
に変換補正を施す場合が多い。

第３図はこのような異常発振防止機能を付加し
た帰還形デイジタルフイルタの従来の構成例を示
したもので、１４は減（加）算回路３の出力信号
のオーバーフローを検出するオーバーフロー検出
回路、１５はこのオーバーフロー検出回路１４の
検出信号を所定期間保持して制御信号を出力する
保持回路、１６はこの保持回路１５からの制御信
号によつて遅延レジスタ１２の出力信号を予め定
めた条件に従い変換補正する変換補正回路であ
り、変換補正回路１６の出力信号が係数乗算回路
８，１０および遅延レジスタ１３に入力される。
すなわち、従来の構成では係数乗算回路１０で係
数倍された後入力端子１からの入力信号と減
（加）算回路３で減算または加算されるべきとこ
ろの遅延レジスタ１２の出力信号、つまり遅延レ
ジスタ１２から出て係数乗算回路１０に入力され
る信号に対して、異常発振防止のための処理が施
されていた。

ところで、第１図の構成において演算部分を共
用する形で時間的にＮ多重とするためには、遅延
レジスタ１２，１３の部分をＮ語長の容量、つま
り１サンプル時間の遅延時間を有する遅延レジス
タをＮ段縦続接続したものとすればよいことが知
られている。ところが、このような多重化デイジ
タルフイルタに、第３図で説明した従来方式によ
る異常発振防止機能をそのまま適用した場合、つ
まり第３図で遅延レジスタ１２，１３をそれぞれ
Ｎ語長の容量のものに置換えた場合には、異常発
振防止を正しく行なえないという問題がある。

この問題を第２図ｃの三角形状の変換補正をＮ
＝２、つまり２チヤネル多重デイジタルフイルタ
に適用した場合を例にとり、第４図のタイムチヤ
ートを用いて具体的に説明する。

第３図における減（加）算回路３の出力信号
は、前述した如く最大±４までの値をとり得るか
ら、第４図Ａに示すように符号ビツト（MSB）
を含めて小数点以上３ビツト（図の例では小数点
以下のビツト長は７ビツトとなつている）で表現
され、ａ、b2チヤネルのデータa_i，b_i（ｉはサン
プル番号）が基本演算時間Ｔの中に交互に配置さ
れた形をとる。ここで遅延レジスタ１２，１３の
ダイナミツクレンジを±１に制限するものとする
と、減（加）算回路３の出力信号Ａは第４図Ｄの
ようにチヤネルａのデータについてはτ₃のタイミ
ング、チヤネルｂのデータについてはτ₁のタイミ
ングでそれぞれ初段の遅延レジスタ（R₁とする）
に取込まれる。次のタイミングτ₂，τ₄では、クロ
ツクが禁止されることにより遅延レジスタR₁の
内容は保持され、その次のタイミングτ₁，τ₃でチ
ヤネルａのデータがτ₁の間に、チヤネルｂのデー
タがτ₃の間にそれぞれ遅延レジスタR₁から次段
の遅延レジスタ（R₂とする）へ転送される。遅
延レジスタR₂に取込まれたデータは、係数乗算
回路１０によつて生じる語長の伸びを考慮してタ
イミングτ₂，τ₄で保持されることなく第４図Ｅの
ように早めに出力され、τ₂，τ₄の間に変換補正回
路１６を介して遅延レジスタ１３および係数乗算
回路８，１０に取込まれる。遅延レジスタ１３を
構成する２段の遅延レジスタ（R₁′，R₂′とする）
は、タイミングτ₂，τ₄でデータを取込み、次のタ
イミングτ₁，τ₃の間それを保持してR₂′から２サ
ンプル前のデータを順次出力する。このようにし
て遅延レジスタR₂，R₂′からそれぞれ出力される
１サンプル前および２サンプル前のデータは、そ
れぞれ係数乗算回路１０，１１で係数倍された
後、減（加）算回路４，３を介して、タイミング
調整のために適当に遅延させられかつ語長が短縮
されて第４図Ａのデータとなる。

さて、ダイナミツクレンジ±１の遅延レジスタ
１２，１３に減（加）算回路３の出力信号が取込
まれることにより生ずる第２図ａの特性２０を第
２図ｃの特性に変換補正するには、±１〜±３（複
号同順）間の大きさのデータのみについて、小数
点上位１ビツトからLSBまでを符号反転すれば
よい。これは第５図に示すように第2MSB（β）
と第3MSB（α）の排他的論理和結果（第５図の
一点鎖線の範囲つまり入力データの大きさが±１
〜±３の範囲のあるときのαとβの排他的論理和
は１となる）と、α以下LSBまでの各ビツトと
の排他的論理和演算を行なうことによつて実現す
ることができる。

すなわち、第４図Ａの信号とこの信号を１ビツ
ト遅らせた第４図Ｂの信号について、それぞれの
斜線部分（α、βに相当）の排他的論理和をとる
ことによつて、小数点の上位１ビツト目から
LSBまでのデータを符号反転すべきか否かの情
報が第４図Ｃに示すタイミングτ₂，τ₄の最初のタ
イムスロツトb_i，a_iで得られる。このαとβの排
他的論理和演算は、前記オーバーフロー検出回路
１４によつて行なわれる。また、この排他的論理
和結果とα以下LSBまでのビツトとの排他的論
理和演算は、前記保持回路１５を介して補正回路
１６で行なわれる。

今、チヤネルｂに着目すると、タイミングτ₂の
最初のタイムスロツトb_iでオーバーフロー検出回
路１４によつてオーバーフローが検出され、これ
に従つて変換補正されるべきデータはタイミング
τ₄で遅延レジスタ１２の出力に現れるが、τ₂とτ₄
との間にはチヤネルａのデータが存在しているた
めに前述した問題が生じる。すなわち、例えば第
４図Ａのチヤネルｂのデータｂ−₁から第４図Ｃ
のタイムスロツトｂ−₁でオーバーフローが検出
されたとき、第４図Ｅに示す遅延レジスタ１２の
出力信号中のチヤネルｂのデータｂ−₁を変換補
正するためには、タイムスロツトｂ−₁で得られ
るオーバーフロー検出信号を保持回路１５でτ₂〜
τ₄の期間保持して、この間制御信号を継続して変
換補正回路１６に加える必要があるが、その場合
第４図Ｅのτ₂とτ₄との間のタイミングτ₃に存在し
ているチヤネルａのデータａ−₁も誤つて補正さ
れてしまうことになる。このように、従来では多
重化された各チヤネルの全てのデータに対して
は、異常発振防止を正しく行なうことができない
という欠点があつた。

この発明は上述した問題点に鑑みてなされたも
ので、帰還ループ中に入力信号をそれぞれ１サン
プル時間遅延する遅延レジスタを複数段縦続接続
して挿入した多重化帰還形デイジタルフイルタに
おいて、遅延レジスタによるオーバーフローに起
因する異常発振を確実に防止することができる帰
還形デイジタルフイルタを提供することを目的と
する。

この発明は、縦続接続された複数段の遅延レジ
スタのうち初段の遅延レジスタの入力信号のオー
バーフローを検出し、そのオーバーフロー検出信
号を所定期間保持して得られた制御信号により初
段の遅延レジスタの内容または該遅延レジスタの
出力信号を補正する構成とすることによつて、オ
ーバーフローが検出されたチヤネルと、補正が施
されるチヤネルを常に一致させ、オーバーフロー
が発生したチヤネルのみを確実に補正することが
できるようにしたものである。

以下この発明を実施例により具体的に説明す
る。

第６図はこの発明の一実施例を示したもので、
帰還ループ中に挿入された２組の遅延レジスタ１
２，１３は、それぞれ入力信号を１サンプル時間
遅延する１語長の容量を持つ遅延レジスタをR₁
〜R_N，R₁′〜R_N′で示すようにＮ段縦続接続した
ものとなつている。オーバーフロー検出回路１
４、保持回路１５および変換補正回路１６は第３
図に示したものと同様であるが、その配置関係が
第３図と異なつている。

すなわち、オーバーフロー検出回路１４は遅延
レジスタ１２の初段の遅延レジスタR₁の入力信
号、つまり減（加）算回路３の出力信号のオーバ
ーフローを検出し、このオーバーフロー検出信号
が保持回路１５で保持されて変換補正回路１６に
制御信号として与えられるが、変換補正回路１６
には入力信号として遅延レジスタR₁の出力信号
が入力されている。そして、変換補正回路１６の
出力信号が遅延レジスタR₁に補正データとして
帰還されるという構成となつている。

第７図〜第９図にオーバーフロー検出回路１
４、保持回路１５および変換補正回路１６の具体
的な構成例を示す。

オーバーフロー検出回路１４は、端子１４１に
入力された減（加）算回路３の出力信号と、この
信号を１ビツトシフトレジスタ１４２で１ビツト
分遅らせた信号とを排他的論理和（EOR）回路
１４３に入力し、このEOR回路１４３の出力信
号を端子１４４から出力する。

保持回路１５は端子１５１に入力されたオーバ
ーフロー検出回路１４の出力信号の値を第４図Ｃ
のタイミングτ₂，τ₄の最初のタイムスロツトb_i，
a_iで端子１５２に与えられる“１”レベルのゲー
ト信号によつて取込み、所定期間つまり次のゲー
ト信号が入力される迄保持して端子１５８から
“１”レベルの制御信号を出力する。すなわち、
ゲート信号が端子１５２に与えられた時点でオー
バーフロー検出回路１４からオーバーフロー検出
信号として“１”レベルの信号が入力されている
と、AND回路１５４が成立してOR回路１５６を
通して端子１５８に制御信号が出力されると共
に、その状態が１ビツトシフトレジスタ１５７に
記憶される。これにより以後ゲート信号がなくな
つている間、インバータ１５３を介してAND回
路１５５が成立することによつて制御信号は継続
して出力される。

変換補正回路１６はEOR回路１６３によつて
構成され、保持回路１５から端子１６１に制御信
号が入力されていない期間中は端子１６２に入力
された遅延レジスタR₁の出力信号をそのまま端
子１６４から出力し、制御信号が入力されている
期間中は遅延レジスタR₁の出力信号を符号反転
して端子１６４から出力する。

第６図の動作を第３図の動作説明の場合と同じ
くＮ＝２の場合を例にとり、第４図のタイムチヤ
ートを用いて第３図の動作と異なる部分について
説明する。第４図Ａに示す減（加）算回路３の出
力信号は、第４図Ｄに示すようにチヤネルｂのデ
ータについてはタイミングτ₁で、またチヤネルａ
のデータについてはタイミングτ₃で、それぞれ遅
延レジスタR₁に取込まれるが、この遅延レジス
タR₁内のデータはタイミングτ₂，τ₄でそれぞれ変
換補正回路１６を介して遅延レジスタR₁に再び
取込まれる。この遅延レジスタR₁内の２度目の
データは、タイミングτ₃，τ₁で次段の遅延レジス
タR₂に転送され、遅延レジスタR₂からタイミン
グτ₂，τ₄で読出されて係数乗算回路８，１０およ
び遅延レジスタ１３に入力される。

一方、オーバーフロー検出回路１４で減（加）
算回路３の出力信号のチヤネルｂ，ａのオーバー
フローが第４図Ｃのタイムスロツトb_i，a_iにおい
て検出されると、保持回路１５がそのオーバーフ
ロー検出信号をチヤネルｂについてはタイミング
τ₂、チヤネルａについてはタイミングτ₄の期間保
持し、その期間中制御信号を出力する。そしてこ
の制御信号に基き、変換補正回路１６で第２図ａ
の特性２０から第２図ｃの特性２３への変換補正
が行なわれる。このようにして異常発振を防止す
ることができる。

以上から明らかなように、例えばチヤネルｂに
着目すると、オーバーフロー検出は第４図Ｃのτ₂
の最初のタイムスロツトb_iで行なわれるが、この
オーバーフロー検出信号が保持回路１４で保持さ
れて変換補正回路１６に制御信号が与えられるの
はτ₂の期間であるから、この期間中は遅延レジス
タR₁に取込まれていたチヤネルｂのデータのみ
が変換補正回路１６を通過する。従つて、この場
合τ₃の期間に存在するチヤネルａのデータが、チ
ヤネルｂのオーバーフロー検出信号によつて誤つ
て変換補正されることはない。

また、チヤネルａに着目すると、オーバーフロ
ー検出信号は第４図Ｃのτ₄の最初のタイムスロツ
トa_iで行なわれ、これが保持されて変換補正回路
１６に制御信号が与えられるτ₄の期間中は遅延レ
ジスタR₁内のチヤネルａのデータのみが変換補
正回路１６を通過するので、この場合にチヤネル
ｂのデータが誤つて変換補正されることはない。
このようにして、多重化されたチヤネルａ，ｂい
ずれのデータに対しても、異常発振防止のための
処理を正しく行なうことができる。

上記実施例ではオーバーフロー検出時に、遅延
レジスタ１２の初段の遅延レジスタR₁の内容を
変換補正するようにしたが、遅延レジスタR₁の
出力信号を変換補正するようにしても同様な効果
が得られる。第１０図はその実施例を示したもの
で、変換補正回路１６を遅延レジスタR₁の出力
側と遅延レジスタR₂の入力側との間に挿入した
点が第６図の実施例と異なる。この実施例の動作
は次の通りである。

減（加）算回路３の出力信号は、先と同様にチ
ヤネルｂのデータについてはタイミングτ₁で、チ
ヤネルａのデータについてはタイミングτ₃で、そ
れぞれ遅延レジスタR₁に取込まれるが、次のタ
イミングτ₂，τ₄でそのまま保持される。そして遅
延レジスタR₁内のデータのうちチヤネルｂのデ
ータはタイミングτ₃で、またチヤネルａのデータ
はタイミングτ₁でそれぞれ読出され、変換補正回
路１６を介して次段の遅延レジスタR₂に転送さ
れる。

一方、第４図Ｃのタイムスロツトb_i，a_iにおい
てオーバーフロー検出回路１４で減（加）算回路
３の出力信号のチヤネルｂ，ａから検出されたオ
ーバーフロー検出信号は、チヤネルｂについては
τ₂〜τ₃、チヤネルａについてはτ₄〜τ₁の期間に亘
り保持回路１５で保持される。

今、チヤネルｂに着目すると、遅延レジスタ
R₁からR₂へチヤネルｂのデータが変換補正回路
１６を介して転送されるのはτ₃の期間であり、一
方、このデータを変換補正回路１６で補正するた
めの制御信号の保持期間はτ₁〜τ₃である。従つ
て、この場合τ₁の期間に遅延レジスタR₁から読
出されるチヤネルａのデータが誤つて変換補正回
路１６で変換補正されることはない。チヤネルａ
に着目した場合でも、同様にチヤネルｂが誤つて
変換補正されることはない。

以上のように、この発明によれば多重化された
全てのデータに対し、異常発振防止のための処理
を誤りなく施すことができる。

なお、前述した２つの実施例は遅延レジスタ１
２（R₁〜R_N）の出力信号が遅延レジスタ１３
（R₁′〜R_N′）に入力として加わる第３図のバイカ
ツド帰還形デイジタルフイルタにこの発明を適用
したものであるが、遅延レジスタ１３（R₁′〜
R_N′）に別経路から入力信号が入るような構成の
場合には、この遅延レジスタ１３（R₁′〜R_N′）
においてもオーバーフローを生ずる可能性があ
る。このような場合には、第１１図あるいは第１
２図に示すように遅延レジスタ１２（R₁〜R_N）
のみならず遅延レジスタ１３に対しても、オーバ
ーフロー検出回路１４、保持回路１５および変換
補正回路１６を付加すればよい。第１１図は変換
補正回路１６を第６図の実施例と同様にR₁，
R₁′の出力端子と他方の入力端子との間にそれぞ
れ挿入した例、第１２図は変換補正回路１６を第
１０図の実施例と同様にR₁とR₂間、R₁′とR₂′間
にそれぞれ挿入した例である。なお、１７〜１９
は減（加）算回路である。

また、この発明はバイカツド構成の帰還形デイ
ジタルフイルタのみならず、一般にＬ（Ｌ≧１）
次の帰還を有する種々の構成のデイジタルフイル
タに適用することができ、また多重についてもチ
ヤネル多重だけでなく同一チヤネルでのフイルタ
多重、さらには両者の多重化を混在させたものに
も同様に適用可能である。

異常発振防止のための変換補正の方式も、三角
形状のみならず第２図ｂのリミツタ形状によるも
のなど種々の方式を採用できる。

さらに遅延レジスタとしては、保持動作がクロ
ツク禁止によるスタテイツク動作によりなされる
ものに限らず、連続クロツクを用いる帰還形のダ
イナミツクレジスタを使用してもよい。

【図面の簡単な説明】

第１図は帰還形デイジタルフイルタの基本的な
構成を示す図、第２図は同フイルタにおける異常
発振現象の発生原理とその防止方法の原理を説明
するための遅延レジスタの入出力特性を示す図、
第３図は従来の異常発振防止機能付帰還形デイジ
タルフイルタの構成図、第４図は帰還形デイジタ
ルフイルタの異常発振防止に関する動作を説明す
るためのタイムチヤート、第５図はオーバーフロ
ー検出の原理を示す図、第６図はこの発明の一実
施例の構成図、第７図はオーバーフロー検出回路
の回路図、第８図は保持回路の回路図、第９図は
変換補正回路の回路図、第１０図〜第１２図はこ
の発明の他の実施例の構成図である。 １２（R₁〜R_N），１３（R₁′〜R_N）……遅延レ
ジスタ、１４……オーバーフロー検出回路、１５
……保持回路、１６……変換補正回路。

Claims (1)

【特許請求の範囲】
1. １ 入力信号を１サンプル分時間遅延させる遅延
   レジスタを複数段縦続接続させたものを帰還ルー
   プ中に挿入した多重化信号を取扱う帰還形デイジ
   タルフイルタにおいて、前記複数段の縦続接続さ
   れた遅延レジスタのうち初段の遅延レジスタの入
   力信号のオーバーフローを検出するオーバーフロ
   ー検出手段と、このオーバーフロー検出手段によ
   り得られたオーバーフロー検出信号を所定期間保
   持して制御信号を得る制御信号取得手段と、この
   制御信号取得手段により得られた制御信号によつ
   て前記初段の遅延レジスタの内容または前記初段
   の遅延レジスタの出力信号のうちどちらか一方を
   補正する補正手段とを備えたことを特徴とする帰
   還形デイジタルフイルタ。