JPH0311189B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、複写機等の定電圧電源として一般
に用いられているFFC（フイードフオアードコン
バータ）型のスイツチングレギユレータに関し、
特にこのスイツチング能率を高めるための回路構
成の改良に関する。

〔従来技術〕

一般にこの種のスイツチングレギユレータは、
所要にパルス幅制御されたパルス信号を受入する
パルストランスやこのパルストランスの出力に応
じてオン−オフするトランジスタ、さらにはこの
トランジスタのオン−オフ態様と逆の態様をもつ
て駆動されるようになるインバータトランス等具
えて構成されており、上記トランジスタのオン時
間とオフ時間との比によつて上記インバータトラ
ンスを介して出力される最終出力電圧の値をコン
トロールするようにしている。この従来のスイツ
チングレギユレータの一例を第１図に示す。

すなわち第１図において、PWM（パルス幅変
調）制御回路１は、トランジスタＱ１を所要のタ
イミングをもつて周期的にオン−オフせしめるこ
とにより、定電圧源２から出力される定電圧をパ
ルス化すなわち交流化する回路であり、この交流
化された信号がパルストランスPTにより所定に
変圧されて該スイツチングレギユレータの入力電
圧VINとなる。この電圧VINは、ダイオードＤ
１およびＤ２によつて構成されるベーカークラン
プ回路を介してトランジスタＱ２のベース電極お
よびコレクタ電極にそれぞれ加えられ、この正バ
イアスをもつて同トランジスタＱ２をオン状態と
し、またこの逆バイアスをもつて同トランジスタ
Ｑ２をオフ状態とする。これによりインバータト
ランスITからは、その電圧値が定電圧源３から
出力される電圧（正確には電源電圧からトランジ
スタＱ２のコレクタ−エミツタ間電圧VCEを引
いたもの）に対応し、その交流周期が上記トラン
ジスタＱ２のオン−オフ周期に対応した交流電圧
VOUTが得られるようになる。周知のように、
同インバータトランスITの出力電圧VOUTは、
この後適宜に整流されて、上記トランジスタＱ２
のオン時間とオフ時間との比、および上記定電圧
源３の出力電圧値に対応した値をもつ直流電圧と
して種々電気回路に供給される。

なお、この第１図に示した回路において、上記
パルストランスPTの出力端子と上記トランジス
タＱ２のベース電極との間に図示の如く並列に接
続されるコンデンサＣは、上述したトランジスタ
Ｑ２のスイツチング動作を速めるために設けられ
たものであり、同トランジスタＱ２の逆バイアス
時、この充電エネルギにより上記パルストランス
PTのフライバツク電圧を付勢するよう機能する。

ところで、このような従来のスイツチングレギ
ユレータにおいては、上記インバータトランス
ITを駆動するための上述したトランジスタＱ２
のスイツチングに際し、同トランジスタＱ２に対
する正バイアス時は、前記電圧VINの立上りの
エネルギによつて充分な正のベース電流＋IBが
得られることから、比較的短い時間をもつてこれ
をオン状態とすることができたが、同トランジス
タＱ２に対する逆バイアス時は、上記コンデンサ
Ｃを有しているものの、このエネルギとしては上
述した該コンデンサＣの充電エネルギとパルスト
ランスPTのフライバツク電圧としかないことか
ら、負方向のベース電流−IBが満足に得られず、
したがつて同トランジスタＱ２のオフタイム（オ
フするまでの時間）を十分に縮めることができな
かつた。勿論これでは、トランジスタＱ２のスト
レージタイムが長くなり、インバータトランス
ITの駆動能率も悪いものとなる。

〔発明の目的〕

この発明は、上述したインバータトランス駆動
用トランジスタに効果的に逆バイアスを加えるこ
とによつてこのストレージタイムを短縮し、ひい
てはインバータトランスの駆動能率を大幅に向上
することのできるスイツチングレギユレータを提
供することを目的とする。

〔発明の構成〕

この発明では、前述したFFC型のスイツチン
グレギユレータを前提に、前記インバータトラン
スの一出力巻線として、一方端が前記トランジス
タの例えばエミツタ電極とともに接地され、他方
端が同トランジスタのベース電極に接続されて、
前記インバータトランスの駆動に伴い同トランジ
スタドライブ電圧、すなわち前記入力電圧とは逆
極性の電圧が誘起される出力巻線を新たに設け、
該出力巻線に誘起される電圧に基づいて前記トラ
ンジスタのベース電極に強制的に逆バイアスを加
えるようにする。

すなわち、こうした構成によれば、前記トラン
ジスタのオン状態安定時には、当該スイツチング
レギユレータの入力電圧（ベースドライブ電圧）
とこの出力巻線に誘起される電圧との差電圧が同
トランジスタのベース電極に加えられるようにな
る。またこのため、上記入力電圧すなわちベース
ドライブ電圧が零電位（0V）となつた際には、
トランジスタのオン状態安定時に形成保持された
上記逆バイアス電圧のみが同トランジスタのベー
ス電極に加えられるようになる。このようにベー
スドライブ電圧が絶たれた際の逆バイアス電圧
は、上記トランジスタのキヤリア放出を促すよう
作用することとなり、これによつて、同トランジ
スタは急速にオフ状態に移行するようになる。

〔実施例〕

第２図に、この発明にかかるスイツチングレギ
ユレータの一実施例を示す。ただしこの第２図に
おいて、先に第１図に示した回路の各構成素子と
同一の素子にはそれぞれ同一の番号および符号を
付しており、重複する説明は省略する。

同第２図に示すように、この実施例スイツチン
グレギユレータは、インバータトランスITの出
力巻線としてさらに、一方端がトランジスタＱ２
のエミツタ電極に接続されてこれと共通に接地さ
れ、また他方端が抵抗器ＲおよびダイオードＤ３
を介して同トランジスタのベース電極に接続され
る出力巻線BCを具えて構成され、上記インバー
タトランスITの駆動時、上記トランジスタＱ２
は基本的に、入力電圧（すなわちベースドライブ
電圧）VINとこの巻線BCに誘起される電圧VB
との差電圧に基づいてドライブされるようになつ
ている。

なおこの第２図においても、先の第１図と同
様、トランスの各巻線には極性マーク「・」を付
して示している。これは周知のように、電流の流
れる方向を示したものであつて、インバータトラ
ンスITについていえば、一方端がトランジスタ
Ｑ２のコレクタに接続され、他方端が定電圧源３
に接続されている巻線が励磁巻線となり、この極
性マーク「・」側から電流が流れ込むことを示し
ている。そして同インバータトランスITでは、
この巻線のみが入力巻線となり、他の全ての巻線
は出力巻線となる。これら各出力巻線においては
逆に、極性マーク「・」側に電流が流れ出ること
となる。

因みに、この極性マーク「・」側の一方端が接
地される上記巻線BCの場合には、その他方端側、
すなわちトランジスタＱ２のベース電極側から電
流が流入して、負の電圧を生じる。

以下、第３図に示すタイムチヤートを参照して
この実施例スイツチングレギユレータの動作を詳
述する。

いま、パルストランスPTから出力されてこの
回路に加えられる電圧VINが時刻ｔ１に第３図
ａに示すように立上つたとすると、この時点で
は、インバータトランスITの前回の駆動により
上記巻線BCに誘起された電圧VBが、トランジ
スタＱ２に対してなお正に近いバイアスにあつて
（第３図ｂ参照）、同巻線BCおよび抵抗器Ｒによ
り構成される回路のインピーダンスも高い状態に
あるため、上記トランジスタＱ２にもほとんど逆
バイアスがかからない状態でそのベース電流IB
が急激に流れることとなる（第３図ｃ参照）。

これにより、上記トランジスタＱ２は急峻にオ
ン状態となり、以後、同トランジスタＱ２が飽和
に向かうにつれ、そのコレクタ−エミツタ間電圧
VCEも急速に降下するようになる（第３図ｄ参
照）。またこの電圧VINの立上りによりコンデン
サＣも充電される。

次に、この立上つた電圧VINが保持される期
間Ｔ（第３図ａ参照）、すなわちトランジスタＱ２
のオン状態安定時においては、上記ベース電流
IBのうちの余分な分が前記ダイオードＤ１およ
びＤ２からなるベーカークランプ回路、およびダ
イオードＤ３を介して接続される上記逆バイアス
のための回路に流れることとなる（第３図ｃ参
照）。すなわちこれにより、トランジスタＱ２が
過飽和状態にならぬよう、ベース電流IBの抑制
が図られるとともに、ストレージタイムの短縮化
も併せ図られる。

なおこの間、トランジスタＱ２は、上述したよ
うに、この電圧VINと上記巻線BCに誘起されて
第３図ｂに示すように負性の値をとる電圧VBと
の差電圧に基づいてドライブされるようになる。

また、同トランジスタＱ２のコレクタ−エミツ
タ間電圧VCEも、少なくともこの期間は零電位
に保持される（第３図ｄ参照）。

そして、上記電圧VINの時刻ｔ２での立下り
（第３図ａ参照）、すなわち前述したパルストラン
スPTのフライバツクに基づく上記トランジスタ
Ｑ２のオフ状態への移行に際しては、前記コンデ
ンサＣによる逆バイアス電流と、上記巻線BCの
電圧VBによりダイオードＤ３を通じて流れる逆
バイアス電流とが加味された第３図ｃの斜線部に
示すような逆バイアス電流のみが、同トランジス
タＱ２のベース電流IBとして流れるようになる。

これにより、同トランジスタＱ２においては、
そのベース電極に蓄積されたキヤリアが急速に放
出され、したがつて急速にオフ状態に移行する。
またそのコレクタ−エミツタ間電圧VCEも、こ
れに応じて急峻に立上る（第３図ｄ参照）。

また、上記巻線BCにかかる電圧VBは、この
トランジスタＱ２のオフ状態への移行に伴つて、
すなわち同トランジスタＱ２の上記コレクタ−エ
ミツタ間電圧VCEの立上がりに追従して、その
極性が反転する。なお、これ以後、再び上記電圧
VINが立上るまでの期間は、該電圧VBの波形
も、上記コレクタ−エミツタ間電圧VCEの波形
に相似したものとなる。そしてその大きさは、巻
線BCの巻線比に応じて決定される。

このように、この実施例スイツチングレギユレ
ータによれば、上記インバータトランスITの駆
動用トランジスタＱ２におけるストレージタイム
並びにそのオフタイム（オフ状態への移行時間）
を効果的に短縮することができるようになる。

また同実施例スイツチングレギユレータでは、
上記巻線BCに生じる電圧VBを、意図して無平
滑としたことにより、第３図ｃに示されるよう
に、上記電圧VINの立上りに伴うベース電流IB
のピーク値を効果的に上昇させることができるよ
うになつている。すなわちこのことは、何ら不要
なバイアスをかけることなく、上記トランジスタ
Ｑ２のオン状態への移行時間をも短縮することが
できるようになることを意味する。しかもその後
は、上記のように、この電圧VINと巻線BCに誘
起される電圧VBとの差電圧に基づいてトランジ
スタＱ２がドライブされることから、同電圧
VINの過渡電圧を起因とする出力時の制御不良
や同トランジスタＱ２の破壊等も未然に防ぐこと
ができるようになる。

なお、上記実施例においては、便宜上先に第１
図に示した従来のスイツチングレギユレータに対
応させて、ベーカークランプ回路や加速用コンデ
ンサＣとを具えたスイツチングレギユレータにこ
の発明を適用した場合について示したが、インバ
ータトランスを有して上記と同等の機能を達成す
るFFC型スイツチングレギユレータであれば、
基本的に他にいかなる構成のものであつてもこの
発明を適用することができる。

〔発明の効果〕

このように、この発明にかかるスイツチングレ
ギユレータによれば、非常に簡単な構成をもつて
上記トランジスタのストレージタイムやオンタイ
ム、オフタイムを有効に短縮することができるよ
うになる。したがつてこれにより、上記インバー
タトランスをより高能率に駆動することができる
ようにもなり、ひいては入力パルス信号の周波数
を上げることも容易となる。このことは、同スイ
ツチングレギユレータの小型化（インダクタトラ
ンスや出力キヤパシタを小さくできる）なども有
効かつ容易に図られるようになることを意味す
る。

【図面の簡単な説明】

第１図は従来のスイツチングレギユレータの構
成例を示す回路図、第２図はこの発明にかかるス
イツチングレギユレータの一実施例を示す回路
図、第３図は第２図に示した実施例の動作例を示
すタイムチヤートである。 １…PWM制御回路、２，３…定電圧源、Ｑ
１，Ｑ２…トランジスタ、PT…パルストランス、
Ｃ…コンデンサ、Ｄ１，Ｄ２，Ｄ３…ダイオー
ド、Ｒ…抵抗器、IT…インバータトランス、BC
…追加巻線。

Claims (1)

1. 【特許請求の範囲】 １ 出力トランスとして、その１次巻線の一方端
   に定電圧が印加されたインバータトランスと、前
   記１次巻線の他方端に第１電極が接続され、第２
   電極が接地され、第３電極であるベース電極に印
   加される信号に基づいて同インバータトランス１
   次巻線への電流流入の有無をスイツチングするト
   ランジスタと、入力トランスとして、このトラン
   ジスタの前記ベース電極に所要にパルス幅制御さ
   れたパルス信号に対応したドライブ電圧を印加す
   るパルストランスとを具え、前記トランジスタの
   オン時間とオフ時間との比に対応した出力電圧を
   前記インバータトランスを通じて得るFFC型の
   スイツチングレギユレータにおいて、 前記インバータトランスの一出力巻線として、
   一方端が前記トランジスタの第２電極とともに接
   地され、他方端が同トランジスタの前記ベース電
   極に接続されて、前記インバータトランスの駆動
   に伴い前記ドライブ電圧とは逆極性の電圧が誘起
   される出力巻線を具え、 該出力巻線に誘起される電圧に基づいて前記ト
   ランジスタのベース電極に強制的に逆バイアスを
   加えるようにしたことを特徴とするスイツチング
   レギユレータ。