JPH0311190B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、複写機等の定電圧電源として一般
に用いられているFFC（フイードフオアードコン
バータ）型のスイツチングレギユレータに関し、
特にこの電圧制御能率を高めるための回路構成の
改良に関する。

〔従来技術〕

一般に、この種のスイツチングレギユレータ
は、所要にパルス幅制御されたパルス信号を受入
するパルストランスやこのパルストランスの出力
に応じてオン−オフするトランジスタ、さらには
このトランジスタのオン−オフ態様と逆を態様を
もつて駆動されるようになるインバータトランス
等具えた構成されており、上記トランジスタのオ
ン時間とオフ時間との比によつて上記インバータ
トランスを介して出力される最終出力電圧の値を
コントロールするようにしている。この従来のス
イツチレギユレータの一例を第１図に示す。

すなわち第１図において、PWM（パルス幅変
調（制御回路１は、トランジスタＱ１を所要のタ
イミングをもつて周期的にオン−オフせしめるこ
とにより、定電圧源２から出力される定電圧をパ
ルス化すなわち交流化する回路であり、この交流
化された信号がパルストランスPTにより所定に
変圧された該スイツチングレギユレータの入力電
圧V_INとなる。この電圧V_INは、ダイオードＤ１
およびＤ２によつて構成されるベーカークランプ
回路を介してトランジスタＱ２ベース電極および
コレクタ電極にそれぞれ加えられ、この正バイア
スをもつて同トンジスタＱ２をオン状態とし、ま
たこの逆バイアスをもつて同トンジスタＱ２をオ
フ状態とする。これによりインバータトランス
ITからは、その電圧値が定電圧源３から出力さ
れる電圧（正確には定電圧源３の電圧からトラン
ジスタＱ２のコレクタ−エミツタ間電圧V_CEを引
いた電圧）に対応し、その交流周期が上記トラン
ジスタＱ２のオン−オフ周期に対応した交流電圧
V_OUTが得られるようになる。周期のように同イ
ンバータトランスITの出力電圧V_OUTは、この後
適宜に整流されて、上記トランジスタＱ２オン時
間とオフ時間との比、および上記定電圧源３の出
力電圧値に対応した値をもつ直流電圧として種々
電気回路に供給される。

なお、この第１図に示した回路において、上記
パルストランスPTの出力端子と上記トランジス
タＱ２のベース電極との間に図示の如く並列に接
続されるコンデンサＣ１は、上述したトランジス
タＱ２のスイツチング動作を速めるために設けら
れたものであり、同トランジスタＱ２の逆バイア
ス時、この充電エネルギにより上記パルストラン
スPTのフライバツク電圧を付勢するよう機能す
る。

また、同じくこの回路において、上記定電圧源
３の出力と上記トランジスタＱ２のコレクタ電極
との間に図示の如く接続されているコンデンサＣ
２は、同トランジスタＱ２のコレクタ−エミツタ
間電圧V_CEのピーク値を抑えるよう機能する。

ところで、このような従来のスイツチングレギ
ユレータにおいては、上記インバータトランス
ITを駆動するための上述したトランジスタＱ２
のスイツチングに際し、同トランジスタＱ２に対
する正バイアス時は、前記電圧V_INの立上りのエ
ネルギによつて充分な正のベース電流＋IBが得
られることから、比較的短い時間をもつてこれを
オン状態とすることができたが、同トランジスタ
Ｑ２に対する逆バイアス時は、上記コンデンサＣ
１を有しているものの、このエネルギとしては上
述した該コンデンサＣ１の充電エネルギとパルス
トランスPTのフライバツク電圧としかないこと
から、負方向のベース電流−IBが満足に得られ
ず、したがつて同トランジスタＱ２のオフタイム
（オフするまでの時間）を十分に縮めることがで
きなかつた。勿論これでは、トランジスタＱ２の
ストレージタイムが長くなり、インバータトラン
スITの駆動能率も悪いものとなる。

またさらに、上記トランジスタＱ２のコレクタ
−エミツタ間電圧V_CEは、上述したように定電圧
源３の出力に対応していてインバータトランス
ITのリセツト時にはこの定電圧源３の出力値の
大旨２倍となるが、第１図に示したような従来の
スイツチングレギユレータの構成では、同トラン
ジスタＱ２の安全動作領域（以下AOS領域とい
う）の制限からこのコレクタ−エミツタ間V_CEを
あまり大きくとることができず、したがつて上記
定電圧源３の出力値にもおのずと制限が加えられ
ていた。勿論これでは、上記インバータトランス
ITの出力を整流して最終的に得ようとする電圧
の値も制限されることとなつて汎用性に乏しいも
のとなる。

〔発明の目的〕

この発明は、上述したインバータトランス駆動
用トランジスタに効果的に逆バイアスを加えるこ
とによつてこのストレージタイムを短縮するとと
もに上記AOS領域を拡大し、ひいてはインバー
タトランスの駆動能率を大幅に向上せしめるスイ
ツチングレギユレータを提供することを目的とす
る。

〔発明の構成〕

この発明では、前述したFFC型のスイツチン
グレギユレータを前提に、前記インバータトラン
スの一出力巻線として、直列同相接続されてその
中点が前記トランジスタの例えばエミツタ電極と
ともに接地され、かつその両端が同トランジスタ
の前記ベース電極に接続されて、前記インバータ
トランスの駆動に伴い、一方は同トランジスタの
ドライブ電圧、すなわち前記入力電圧とは逆極性
の電圧が誘起され、他方は該電圧の反転した電圧
が誘起される第１および第２の出力巻線を新たに
設け、前記トランジスタのオン期間には、前記第
１の出力巻線に誘起される電圧に基づいて同トラ
ンジスタのベース電極に強制的に逆バイアスを加
え、前記トランジスタのオフ期間には、前記第２
の出力巻線に誘起される電圧に基づいて同トラン
ジスタのベース電極に強制的に逆バイアスを加え
るようにする。

すなわち、こうした構成によれば、前記トラン
ジスタのオン状態安定時には、当該スイツチング
レギユレータの入力電圧（ベースドライブ電圧）
と前記第１の出力巻線に誘起される電圧との差電
圧が同トランジスタのベース電極に加えられるよ
うになる。またこのため、上記入力電圧すなわち
ベースドライブ電圧が零電位（0V）となつた際
には、トランジスタのオン状態安定時に該第１の
出力巻線を通じて形成された逆バイアス電圧のみ
が同トランジスタのベース電極に加えられるよう
になる。このようにベースドライブ電圧が絶たれ
た際の逆バイアス電圧は、上記トランジスタのキ
ヤリア放出を促すよう作用することとなり、これ
によつて、同トランジスタは急速にオフ状態に移
行するようになる。

他方、前記トランジスタのオフ期間には、前記
第１の出力巻線に誘起される電圧の反転した電
圧、すなわち同トランジスタのコレクタ−エミツ
タ間電圧に相似する波形を持つようになる電圧の
反転電圧が前記第２の出力巻線に誘起され、これ
が再度、逆バイアス電圧として同トランジスタの
ベース電極に加えられるようになる。前記第１の
出力巻線の作用によつて、前記トランジスタがオ
フ状態に移行した後には、該トランジスタのコレ
クタ−エミツタ間電圧の急激な上昇が始まるもの
であり、この第２の出力巻線に誘起されて同トラ
ンジスタのベース電極に加えられる逆バイアス電
圧は、こうしたコレクタ−エミツタ間電圧の急激
な上昇を抑えるべく作用する。これにより前記ト
ランジスタは、そのオフ期間、すなわちインバー
タトランスのリセツト期間における耐圧量が拡大
されることとなり、コレクタ−エミツタ間電圧が
より大きく上昇されるようなことがあつたとして
も、すなわち前記インバータトランスの電源電圧
がより大きな電圧に設定されることがあつたとし
ても、余裕をもつて安定した動作を維持すること
ができるようになる。

なお、インバータトランスのリセツト時におけ
る逆バイアス電圧レベルは、そのリセツト電圧の
高さ（大きさ）に比例して深くかけることができ
ることが知られており、この意味からも、上記の
ようにトランジスタのコレクタ−エミツタ間電圧
に相似する波形を持つようになる電圧の反転電圧
を同トランジスタのベース電極に印加するこの発
明によれば、該逆バイアス電圧として正に好適な
電圧が確保されることとなる。

〔実施例〕

第２図に、この発明にかかるスイツチングレギ
ユレータの一実施例を示す。ただしこの第２図に
おいて、先に第１図に示した回路の各構成素子と
同一の素子にはそれぞれ同一の番号および符号を
付して示しており、重複する説明は省略する。

同第２図に示すように、この実施例スイツチン
グレギユレータは、インバータトランスITの出
力巻線としてさらに、直列同相接続されてその中
点がトランジスタＱ２のエミツタ電極と共通に接
地され、またその両端がそれぞれダイオードＤ３
およびＤ４、さらに共通に抵抗器Ｒを介して同ト
ランジスタＱ２のベース電極に接続される巻線
BC１およびBC２を具えて構成され、該インバー
タトランスITの駆動態様に応じて、上記トラン
ジスタＱ２のオン期間には概ね、入力電圧（すな
わちベースドライブ電圧）V_INと上記巻線BC１に
誘起される電圧Ｖ１との差電圧に基づいて同トラ
ンジスタＱ２をドライブすることで、そのストレ
ージタイムおよびオフタイムの短縮を図り、また
トランジスタＱ２のオフ期間には、上記BC２に
誘起される電圧Ｖ２に基づいて同トランジスタＱ
２のコレクタ−エミツタ間電圧に対応した逆バイ
アス電圧をそのベース電極に加えることで、同ト
ランジスタＱ２の前記AOS領域の拡大を図るよ
うにしている。

なおこの第２図においても、先の第１図と同
様、トランスの各巻線には極性マーク「・」を付
して示している。これは周知のように、電流の流
れる方向を示したものであつて、インバータトラ
ンスITについていえば、一方端がトランジスタ
Ｑ２のコレクタに接続され、他方端が定電圧源３
に接続されている巻線が励磁巻線となり、この極
性マーク「・」側から電流が流れ込むことを示し
ている。そして同インバータトランスITでは、
この巻線のみが入力巻線となり、他の全ての巻線
は出力巻線となる。これら各出力巻線においては
逆に、極性マーク「・」側に電流が流れ出ること
となる。

因みに、この極性マーク「・」側の一方端が接
地される上記巻線BC１の場合には、その他方端
側、すなわちトランジスタＱ２のベース電極側か
ら電流が流入して、負の電圧を生じる。

以下、第３図に示すタイムチヤートを参照して
この実施例スイツチングレギユレータの動作を詳
述する。

いま、パルストランスPTから出力されてこの
回路に加えられる電圧V_INが時刻ｔ１に第３図ａ
に示すように立上つたとすると、この時点では、
第３図ｂあるいはｃに示すようにトランジスタＱ
２に対して上記電圧Ｖ１あるいはＶ２による逆バ
イアスがほとんどかからない状態で、そのベース
電流IBが急激に流れるようになる（第３図ｄ参
照）。このため、同トランジスタＱ２は急峻にオ
ン状態となり、以後、同トランジスタＱ２が飽和
に向かうにつれ、そのコレクタ−エミツタ間電圧
V_CEも急速に降下するようになる（第３図ｅ参
照）。またこの電圧V_INの立上りによりコンデン
サＣも充電される。

次に、この立上つた電圧V_INが保持される期間
Ｔ１（第３図ａ参照）、すなわちトランジスタＱ
２のオン状態安定時においては、上記ベース電流
IBのうちの余分な分が前記ダイオードＤ１およ
びＤ２からなるベーカークランプ回路、およびダ
イオードＤ３を介して接続される上記逆バイアス
のための回路に流れることとなる（第３図ｃ参
照）。すなわちこれにより、トランジスタＱ２が
過飽和状態にならぬよう、ベース電流IBの抑制
が図られるとともに、ストレージタイムの短縮化
も併せ図られる。

なおこの間、トランジスタＱ２は、上述したよ
うに、この電圧V_INと上記巻線BCに誘起されて第
３図ｂに示すように負性の値をとる電圧V_Bとの
差電圧に基づいてドライブされるようになる。

また、同トランジスタＱ２のコレクタ−エミツ
タ間電圧V_CEも、少なくともこの期間は零電位に
保持される（第３図ｅ参照）。

そして、上記電圧V_INの時刻ｔ２での立下り
（第３図ａ参照）、すなわち前述したパルストラン
スPTのフライバツクに基づく上記トランジスタ
Ｑ２のオフ状態への移行に際しては、前記コンデ
ンサＣによる逆バイアス電流と、上記巻線BCの
電圧V_BによりダイオードＤ３を通じて流れる逆
バイアス電流とが加味された第３図ｄの斜線部に
示すような逆バイアス電流のみが、同トランジス
タＱ２のベース電流I_Bとして流れるようになる。

これにより、同トランジスタＱ２においては、
そのベース電極に蓄積されたキヤリアが急速に放
出され、したがつて急速にオフ状態に移行する。
またそのコレクタ−エミツタ間電圧V_CEも、これ
に応じて急峻に立上る（第３図ｅ参照）。

また、上記巻線BC１にかかる電圧Ｖ１は、こ
のトランジスタＱ２のオフ状態への移行に伴つ
て、すなわち同トランジスタＱ２の上記コレクタ
−エミツタ間電圧V_CEの立上がりに追従して、そ
の極性が反転する。なお、これ以後、再び上記電
圧V_INが立上るまでの期間は、該電圧Ｖ１の波形
も、上記コレクタ−エミツタ間電圧V_CEの波形に
相似したものとなる。そしてその大きさは、巻線
BC１の巻線比に応じて決定される。

以上の動作により、上記インバータトランス
ITの駆動用トランジスタＱ２におけるストレー
ジタイム並びにそのオフタイム（オフ状態への移
行時間）は有効に短縮される。

他方、上記巻線BC１による逆バイアス源（電
圧Ｖ１）が正極性にある期間、すなわち前記パル
ストランスPTによるフライバツクエネルギがト
ランジスタＱ２のコレクタ−エミツタ間に現われ
ている期間は、前記巻線BC２に、上記巻線BC１
に誘起される電圧Ｖ１がほぼ反転された電圧、す
なわち第３図ｃに示されるような電圧Ｖ２が誘起
され、該電圧Ｖ２が上記トランジスタＱ２の逆バ
イアスとして作用するようになる。特に、同トラ
ンジスタＱ２のコレクタ−エミツタ間電圧V_CEが
立上つた時刻ｔ３からインバータトランスITが
リセツトされる時刻ｔ４までのトランスリセツト
モードにかかる期間Ｔ２（第３図ｅ参照）におい
ては、上記電圧Ｖ２のうち第３図ｃに斜線で示す
ような部分の電圧が同トランジスタＱ２の逆バイ
アスとして有効に作用する。

すなわち、この期間Ｔ２における逆バイアス電
圧レベルが、インバータトランスITのリセツト
電圧の高さに比例して深くかけ得る特徴があるこ
とは前述した通りであり、このリセツト電圧の高
さ、すなわち上記トランジスタＱ２のコレクタ−
エミツタ間電圧V_CEの高さにほぼ反比例して変化
する上記電圧Ｖ２の、逆バイアス電圧としての同
トランジスタＱ２への印加によつて、安全に、前
記定電圧源３の出力増大を図ることができるよう
になる。

第４図はこの効果を図示した線図であり、トラ
ンジスタＱ２のAOS領域が、例えば第１図に示
したような従来の回路においては「Ａ領域」であ
つたとすると、該実施例スイツチングレギユレー
タの上述した構造および動作によつて、同トラン
ジスタＱ２のAOS領域を「Ａ領域」＋「Ｂ領域」
まで拡大することが可能となる。

このように、この実施例スイツチングレギユレ
ータによれば、上記トランジスタＱ２のストレー
ジタイムおよびオフタイムを短縮することができ
るとともに、そのAOS領域の拡大をも図ること
ができる。

また同実施例スイツチングレギユレータでは、
少なくとも上記巻線BC１に生じる電圧Ｖ１を意
図して無平滑としたことにより、第３図ｄに示さ
れるように、上記電圧V_INの立上りに伴うベース
電流IBのピーク値を効果的に上昇させることが
できるようになつている。すなわちこのことは、
何ら不要なバイアスをかけることなく、上記トラ
ンジスタＱ２のオン状態への移行時間をも短縮す
ることができるようになることを意味する。しか
もその後は、上記のように、この電圧V_INと巻線
BC１に誘起される電圧Ｖ１との差電圧に基づい
てトランジスタＱ２がドライブされることから、
同電圧V_INの過渡電圧を起因とする出力時の制御
不良や同トランジスタＱ２の破壊等も未然に防ぐ
ことができるようになる。

ところで、この第２図に示した実施例では、前
述したトランジスタＱ２のコレクタ−エミツタ間
電圧V_CEピーク値抑制用のコンデンサＣ２を削除
しているが、これは上記インバータトランスIT
のリセツト時間を短縮するための配慮であり、こ
れによつて同トランスITのリセツト時間を第５
図の特性線Ｌ１に示す如く有効に短縮することが
できるようになる。

なお第５図において、破線で示す特性線Ｌ２
は、上記コンデンサＣ２を従来通り接続した場合
の同トランスITの動作特性を、上記トランジス
タＱ２のコレクタ−エミツタ間電圧V_CE波形を引
用して示したものであり、この場合、同電圧V_CE
のピーク値が抑制されはするものの、上記インバ
ータトランスITのリセツト時間を延ばす結果に
もなつていた。換言すれば、上記コンデンサＣ２
は、上記電圧V_CEのピーク値を抑える反面、同ト
ランジスタＱ２のスイツチング速度を鈍らすよう
にも作用していたことになる。この点該実施例ス
イツチングレギユレータでは、上述したようにト
ランジスタＱ２のAOS領域を拡大できることか
ら、あえてこのコレクタ−エミツタ間電圧V_CEの
ピーク値を抑制する必要もなく、したがつて上記
コンデンサＣ２を排除して有効に上記スイツチン
グ速度の向上を図ることができるようになつてい
る。

なお、上記実施例においては、便宜上先に第１
図に示した従来のスイツチングレギユレータに対
応させて、ベーカークランプ回路や加速用コンデ
ンサＣ等を具えたスイツチングレギユレータにこ
の発明を適用した場合について示したが、インバ
ータトランスを有して上記と同等の機能を達成す
るFFC型スイツチングレギユレータであれば、
基本的に他にいかなる構成のものであつてもこの
発明を適用することができる。

〔発明の効果〕

このように、この発明にかかるスイツチングレ
ギユレータによれば、非常に簡単な構成をもつ
て、上記トランジスタのストレージタイムやオン
タイム、オフタイムを良好に短縮し得るととも
に、そのAOS領域の拡大をも図ることができる
ようになる。したがつてこれにより、上記インバ
ータトランスを高能率に駆動することができるよ
うになるとともに、該スイツチングレギユレータ
としての電圧制御能率を高めることができるよう
にもなり、ひいては入力パルス信号の周波数を上
げることも容易となる。このことは、同スイツチ
ングレギユレータの小型化（インダクタトランス
や出力キヤパシタを小さくできる）および高出力
化等が有効に図られるようになることを意味す
る。

【図面の簡単な説明】

第１図は従来のスイツチングレギユレータの構
成例を示す回路図、第２図はこの発明にかかるス
イツチングレギユレータの一実施例を示す回路
図、第３図は第２図に示した実施例の動作例を示
すタイミングチヤート、第４図はインバータトラ
ンス駆動用トランジスタのAOS領域についてこ
の発明による改善態用を示す線図、第５図はイン
バータトランスの駆動率についてこの発明による
改善態様を示す線図である。 １…PWM制御回路、２，３…定電圧源、Ｑ
１，Ｑ２…トランジスタ、PT…パルストランス、
Ｃ１，Ｃ２…コンデンサ、Ｄ１，Ｄ２，Ｄ３，Ｄ
４…ダイオード、Ｒ…抵抗器、IT…インバータ
トランス、BC１，BC２…追加巻線。

Claims (1)

1. 【特許請求の範囲】 １ 出力トランスとして、その１次巻線の一方端
   に定電圧が印加されたインバータトランスと、前
   記１次巻線の他方端に第１電極が接続され、第２
   電極が接地され、第３電極であるベース電極に印
   加される信号に基づいて同インバータトランス１
   次巻線への電流流入の有無をスイツチングするト
   ランジスタと、入力トランスとして、このトラン
   ジスタの前記ベース電極に所要にパルス幅制御さ
   れたパルス信号に対応したドライブ電圧を印加す
   るパルストランスとを具え、前記トランジスタの
   オン時間とオフ時間との比に対応した出力電圧を
   前記インバータトランスを通じて得るFFC型の
   スイツチングレギユレータにおいて、 前記インバータトランスの一出力巻線として、
   直列同相接続されてその中点が前記トランジスタ
   の第２電極とともに接地され、かつその両端が同
   トランジスタの前記ベース電極に接続されて、前
   記インバータトランスの駆動に伴い、一方は前記
   ドライブ電圧とは逆極性の電圧が誘起され、他方
   は該電圧の反転した電圧が誘起される第１および
   第２の出力巻線を具え、 前記トランジスタのオン期間には、前記第１の
   出力巻線に誘起される電圧に基づいて同トランジ
   スタのベース電極に強制的に逆バイアスを加え、
   前記トランジスタのオフ期間には、前記第２の出
   力巻線に誘起される電圧に基づいて同トランジス
   タのベース電極に強制的に逆バイアスを加えるよ
   うにしたことを特徴とするスイツチングレギユレ
   ータ。