JPH03112162A - Ｍｏｓ型半導体記憶回路装置 - Google Patents
Ｍｏｓ型半導体記憶回路装置Info
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- JPH03112162A JPH03112162A JP1251514A JP25151489A JPH03112162A JP H03112162 A JPH03112162 A JP H03112162A JP 1251514 A JP1251514 A JP 1251514A JP 25151489 A JP25151489 A JP 25151489A JP H03112162 A JPH03112162 A JP H03112162A
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- gate electrode
- electrode
- insulating film
- circuit device
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Links
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＯ８型アドレス記憶回路装置、特に記憶素
子の高密度化集積化に最適なＳ ＯＩ （Ｓｉｌｉｃｏ
ｎｏｎ Ｉｎ５ｕｌａｔｏｒ） 措造の素子を記憶素子
内に有するＭｏＳ型スタティックＲＡＭ （以下ＳＲＡ
Ｍと略す。）に関する。
子の高密度化集積化に最適なＳ ＯＩ （Ｓｉｌｉｃｏ
ｎｏｎ Ｉｎ５ｕｌａｔｏｒ） 措造の素子を記憶素子
内に有するＭｏＳ型スタティックＲＡＭ （以下ＳＲＡ
Ｍと略す。）に関する。
第３図（ａ）はＭＯ３型ＳＲＡＭの記憶素子の回路図で
ある。通常の相補型ＭＯ８（０ＭＯ８）型のＳＲＡＭで
は、３及び５はＰ型ＭＯ８ＦＥＴ。
ある。通常の相補型ＭＯ８（０ＭＯ８）型のＳＲＡＭで
は、３及び５はＰ型ＭＯ８ＦＥＴ。
４及び６はＮ型ＭＯ８ＦＥＴより構成され、３及び４の
第１のＣＭＯＳインバータ、５及び６の第２のＣＭＯＳ
インバータが互いに入力と出力が接続されている為、双
安定性を有する記憶動作が可能になる事が特長である。
第１のＣＭＯＳインバータ、５及び６の第２のＣＭＯＳ
インバータが互いに入力と出力が接続されている為、双
安定性を有する記憶動作が可能になる事が特長である。
ここで７及び８は記憶素子と外部回路とを接続する為の
動作を行なう素子で通常Ｎ型ＭＯ８ＦＥＴで構成される
。また１は電源電位、２は接地電位に接続される。第３
図（ｂ）は第３図（ａ）の３のＰ型ＭＯ３ＦＥＴの４の
Ｎ型ＭＯ８ＦＥＴより構成される第１のインバータの断
面構造を示している。高集積度のＳＲＡＭでは素子の占
有面積を縮小する為、素子内のＰ型ＭＯ３ＦＥＴをＳ
ＯＩ （Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ５ｕｌａｔｏｒ）
で構成する事が多い。第３図（ｂ）の１１はＰ型シリコ
ン基板、１３はゲート電極、１２Ａ、１２Ｂは共に１０
２０〜１０”ｃｍ−”の不純物濃度のＮ型拡散層、１６
はゲート絶縁膜で、１３Ａ、１２Ａ、１２Ｂ。
動作を行なう素子で通常Ｎ型ＭＯ８ＦＥＴで構成される
。また１は電源電位、２は接地電位に接続される。第３
図（ｂ）は第３図（ａ）の３のＰ型ＭＯ３ＦＥＴの４の
Ｎ型ＭＯ８ＦＥＴより構成される第１のインバータの断
面構造を示している。高集積度のＳＲＡＭでは素子の占
有面積を縮小する為、素子内のＰ型ＭＯ３ＦＥＴをＳ
ＯＩ （Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ５ｕｌａｔｏｒ）
で構成する事が多い。第３図（ｂ）の１１はＰ型シリコ
ン基板、１３はゲート電極、１２Ａ、１２Ｂは共に１０
２０〜１０”ｃｍ−”の不純物濃度のＮ型拡散層、１６
はゲート絶縁膜で、１３Ａ、１２Ａ、１２Ｂ。
１６で第３図（ａ）の４のＮ型ＭＯ８ＦＥＴを構成する
。ここで１２Ａは第３図（ａ）の接地電位２に接続され
る。一方、第３図（ｂ）において、１５はシリコン薄膜
、１４Ａ、１４Ｂは１５のシリコン薄膜中に形成された
１０１９〜１０ ”ｃｍ−３（７）不純物濃度のＰ型拡
散層、１７はゲート絶縁膜で１５゜１７．１４Ａ、１４
Ｂで第３図（ａ）の３のＰ型ＭＯ３ＦＥＴをＳＯＩで構
成する。ここで１４Ａは第３図（ａ）の電源電位１に接
続される。第３図（ｂ）において１９Ａは電源電位１に
接続される引き出し電極、１９ＢはＰ型拡散層１４Ｂと
Ｎ型拡散層１２Ｂを接続する為の導電体層である。さら
に１８は層間絶縁膜、１３Ｂは第３図（ａ）の５のＰ型
ＭＯ８ＦＥＴ、６ＯＮ型ＭＯ３ＦＥＴより構成される第
２のインバータのゲート電極である。
。ここで１２Ａは第３図（ａ）の接地電位２に接続され
る。一方、第３図（ｂ）において、１５はシリコン薄膜
、１４Ａ、１４Ｂは１５のシリコン薄膜中に形成された
１０１９〜１０ ”ｃｍ−３（７）不純物濃度のＰ型拡
散層、１７はゲート絶縁膜で１５゜１７．１４Ａ、１４
Ｂで第３図（ａ）の３のＰ型ＭＯ３ＦＥＴをＳＯＩで構
成する。ここで１４Ａは第３図（ａ）の電源電位１に接
続される。第３図（ｂ）において１９Ａは電源電位１に
接続される引き出し電極、１９ＢはＰ型拡散層１４Ｂと
Ｎ型拡散層１２Ｂを接続する為の導電体層である。さら
に１８は層間絶縁膜、１３Ｂは第３図（ａ）の５のＰ型
ＭＯ８ＦＥＴ、６ＯＮ型ＭＯ３ＦＥＴより構成される第
２のインバータのゲート電極である。
しかし、上述した公知例によるメモリセルでは、メモリ
の大容量化、高集積化に伴なうメモリセル面積の縮小に
対して以下の欠点を有する。すなわち、メモリ素子の封
止に用いるセラミック材料やレンジ材料および配線材料
の中に微量に含まれているウラニウムＵやトリウムＴｈ
が崩壊するときに生ずるα線がメモリセルに入射すると
α線の飛程に沿い、電子−正孔対が発生し蓄積ノードに
蓄えられた電荷に混入するためメモリの情報が保持でき
なくなり、情報は破壊される。このような現像ハソフト
エラーと呼ばれている。従来のスタティック形メモリで
はＭＯ８）ランジスタのドレイン領域のｎ＋拡散層とＰ
型基板との間に形成されるＰ−Ｎ接合容量等にα線によ
る電荷消失を補うだけの電荷を蓄積したり、またメモリ
セル直下に高濃度埋込層を設けて空乏層を狭くし、α線
対策とする方法も提案されている。しかしながらメモリ
セルの面積が縮小されると、いずれの対策でもα線によ
る電荷の消失を補うには蓄積電荷が不十分になる。従っ
て従来型のメモリセル構造は微細化するとソフトエラー
率が増加し、メモリの信頼性も著しく低下させる。本発
明の目的は、上記従来の問題点を解決し、所要の面積が
小さくα線耐性の大きな、スタティック形ランダムアク
セスメモリを提供することである。
の大容量化、高集積化に伴なうメモリセル面積の縮小に
対して以下の欠点を有する。すなわち、メモリ素子の封
止に用いるセラミック材料やレンジ材料および配線材料
の中に微量に含まれているウラニウムＵやトリウムＴｈ
が崩壊するときに生ずるα線がメモリセルに入射すると
α線の飛程に沿い、電子−正孔対が発生し蓄積ノードに
蓄えられた電荷に混入するためメモリの情報が保持でき
なくなり、情報は破壊される。このような現像ハソフト
エラーと呼ばれている。従来のスタティック形メモリで
はＭＯ８）ランジスタのドレイン領域のｎ＋拡散層とＰ
型基板との間に形成されるＰ−Ｎ接合容量等にα線によ
る電荷消失を補うだけの電荷を蓄積したり、またメモリ
セル直下に高濃度埋込層を設けて空乏層を狭くし、α線
対策とする方法も提案されている。しかしながらメモリ
セルの面積が縮小されると、いずれの対策でもα線によ
る電荷の消失を補うには蓄積電荷が不十分になる。従っ
て従来型のメモリセル構造は微細化するとソフトエラー
率が増加し、メモリの信頼性も著しく低下させる。本発
明の目的は、上記従来の問題点を解決し、所要の面積が
小さくα線耐性の大きな、スタティック形ランダムアク
セスメモリを提供することである。
本発明のＭＯ８型半導体記憶回路装置は半導体基板と、
この基板表面に互いに電気的に分離して設けられたソー
ス、ドレイン領域と、これらソース・ドレイン領域間に
はさまれた部分を少なくとも含む領域上に第１の絶縁膜
を介して設けられた第１のゲート電極と、この第１のゲ
ート電極を含む領域上に設けられ電気的に接続された第
２のゲート電極とこの第２のゲート電極を含む領域上に
第２の絶縁膜を介して積層された半導体膜とこの半導体
膜に設けられ前記第２のゲート電極と対向する半導体部
分で互いに電気的に分離されたソースドレイン領域とを
有している。
この基板表面に互いに電気的に分離して設けられたソー
ス、ドレイン領域と、これらソース・ドレイン領域間に
はさまれた部分を少なくとも含む領域上に第１の絶縁膜
を介して設けられた第１のゲート電極と、この第１のゲ
ート電極を含む領域上に設けられ電気的に接続された第
２のゲート電極とこの第２のゲート電極を含む領域上に
第２の絶縁膜を介して積層された半導体膜とこの半導体
膜に設けられ前記第２のゲート電極と対向する半導体部
分で互いに電気的に分離されたソースドレイン領域とを
有している。
上述した、従来のＳＯＩ素子を有するＭＯ８型ＳＲＡＭ
の記憶素子に対し本発明においては記憶素子内のＳＯＩ
素子であるＰ型ＭＯ８ＦＥＴのゲート電極をＰ型ドレイ
ン拡散層に対して十分オーバーラツプした構造に設定し
ている。
の記憶素子に対し本発明においては記憶素子内のＳＯＩ
素子であるＰ型ＭＯ８ＦＥＴのゲート電極をＰ型ドレイ
ン拡散層に対して十分オーバーラツプした構造に設定し
ている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の縦断面図である。
１１はＰ型シリコン基板、１３はｎ型ゲートポリシリ電
極、２０はＭＯＳ ｉ ｔ、ＷＳｉｚ、Ｔｉ５ｉｚ等の
金属シリサイド電極で１３と２０でＮ型ＭＯ３ＦＥＴの
ポリシリサイドゲートを構成している。
極、２０はＭＯＳ ｉ ｔ、ＷＳｉｚ、Ｔｉ５ｉｚ等の
金属シリサイド電極で１３と２０でＮ型ＭＯ３ＦＥＴの
ポリシリサイドゲートを構成している。
２１は２０と同様の金属シリサイド電極でシリサイド電
極２０の上に設けられ、シリサイド電極２０と電気的に
接続されている。１５はシリコン薄膜、１４Ａ、１４Ｂ
は１５のシリコン薄膜中に形成された１０１９〜１０”
ｃｍ−３の不純物濃度のＰ型拡散層、１７はゲート絶縁
膜で１５．１７，２１．１４Ａ。
極２０の上に設けられ、シリサイド電極２０と電気的に
接続されている。１５はシリコン薄膜、１４Ａ、１４Ｂ
は１５のシリコン薄膜中に形成された１０１９〜１０”
ｃｍ−３の不純物濃度のＰ型拡散層、１７はゲート絶縁
膜で１５．１７，２１．１４Ａ。
１４ＢでＰ型ＭＯ８ＦＥＴをＳＯＩで構成する。
ここでシリサイド電極２１はゲート絶縁膜１７を介して
Ｐ型ＭＯ３ＦＥＴのドレインであるＰ型拡散層１４．Ｂ
と従来よりも極めて大きな面積で重なっており、この部
分のオーバーラツプ容量を大きくすることができる。こ
のため従来構造よりもα線による電荷消失を補う電荷を
多く蓄積できα線耐性が向上する。また本発明の構造に
よればＮ型ＭＯＳＦＥＴとＰ型ＭＯ３ＦＥＴ（７）共通
ゲート電極を低抵抗化して信号伝搬遅延時間を小さくで
きる。またＮ型ＭＯＳＦＥＴのゲート電極として仕事関
数の小さいｎ型ポリシリ膜を一方、Ｐ型Ｍ○５ＦＥＴ側
に仕事関数の大きい金属シリサイド膜を用いることによ
りＮ型およびＰ型ＭＯ３ＦＥＴ両方のしきい値電圧を低
く設定でき、チャネル長も短縮が容易になる。
Ｐ型ＭＯ３ＦＥＴのドレインであるＰ型拡散層１４．Ｂ
と従来よりも極めて大きな面積で重なっており、この部
分のオーバーラツプ容量を大きくすることができる。こ
のため従来構造よりもα線による電荷消失を補う電荷を
多く蓄積できα線耐性が向上する。また本発明の構造に
よればＮ型ＭＯＳＦＥＴとＰ型ＭＯ３ＦＥＴ（７）共通
ゲート電極を低抵抗化して信号伝搬遅延時間を小さくで
きる。またＮ型ＭＯＳＦＥＴのゲート電極として仕事関
数の小さいｎ型ポリシリ膜を一方、Ｐ型Ｍ○５ＦＥＴ側
に仕事関数の大きい金属シリサイド膜を用いることによ
りＮ型およびＰ型ＭＯ３ＦＥＴ両方のしきい値電圧を低
く設定でき、チャネル長も短縮が容易になる。
第２図は本発明の他の実施例の縦断面図である。
本実施例は高抵抗の負荷抵抗を有するＳＲＡＭセルへの
適用例である。１１はＰ型シリコン基板、１３はｎ型ポ
リシリゲート電極、２０はＭｏ５ｉｚ。
適用例である。１１はＰ型シリコン基板、１３はｎ型ポ
リシリゲート電極、２０はＭｏ５ｉｚ。
ＷＳ ｉ、、 Ｔ ｉ Ｓ ｉ２等の金属シリサイド電
極で１３．２０でポリサイドゲートを構成している。
極で１３．２０でポリサイドゲートを構成している。
１２Ａ、１２Ｂは共に１０２０〜１０”ｃｍ−’の不純
物濃度のＮ型拡散層１６はゲート絶縁膜で２０゜１３．
１６．１２Ａ、１２Ｅで第２図（ａ）の４のＮ型ＭＯＳ
ＦＥＴを構成する。２６は高負荷抵抗で一端がＮ型ＭＯ
ＳＦＥＴのドレイン拡散層１２Ｂに接続され、もう一端
は電極１９を介して電源電位に接続される。電極２７は
一端をＮ型ＭＯＳＦＥＴのソース拡散層１２Ａとともに
接地電位に接続される。ポリシリコン又は金属シリサイ
ド電極２７はシリサイド電極と接続され、かつ薄い酸化
膜２２を介して金属シリサイド電極２１との間に容量を
形成する。この容量は第２図（ａ）で２５で示される。
物濃度のＮ型拡散層１６はゲート絶縁膜で２０゜１３．
１６．１２Ａ、１２Ｅで第２図（ａ）の４のＮ型ＭＯＳ
ＦＥＴを構成する。２６は高負荷抵抗で一端がＮ型ＭＯ
ＳＦＥＴのドレイン拡散層１２Ｂに接続され、もう一端
は電極１９を介して電源電位に接続される。電極２７は
一端をＮ型ＭＯＳＦＥＴのソース拡散層１２Ａとともに
接地電位に接続される。ポリシリコン又は金属シリサイ
ド電極２７はシリサイド電極と接続され、かつ薄い酸化
膜２２を介して金属シリサイド電極２１との間に容量を
形成する。この容量は第２図（ａ）で２５で示される。
この容量は従来ゲート電極２０と電極２７との間に形成
している容量よりもはるかに大きい。このため従来構造
よりもα線による電荷消失を補う電荷を多く蓄積できα
線耐性が向上する。
している容量よりもはるかに大きい。このため従来構造
よりもα線による電荷消失を補う電荷を多く蓄積できα
線耐性が向上する。
以上説明したように本発明は、ＳＯＩ素子を有するＭＯ
８型Ｓ’ＲＡＭの記憶素子に対しＳＯＩ素子であるＰ型
ＭＯ３ＦＥＴの金属シリサイドゲート電極をＰ型ドレイ
ン拡散層に対して十分オーバーラツプした構造に設定す
ることにより従来構造よりもα線による電荷消失を補う
電荷を多く蓄積できα線耐性が向上する。また、本発明
の構造によればＮ型ＭＯＳＦＥＴとＰ型ＭＯ８ＦＥＴの
共通ゲート電極を低抵抗化して信号伝搬遅延時間を小さ
くできる。更にゲート電極の仕事関数の違いにより、し
きい値電圧を低く設定できチャネル長も短縮が容易にで
きる効果がある。
８型Ｓ’ＲＡＭの記憶素子に対しＳＯＩ素子であるＰ型
ＭＯ３ＦＥＴの金属シリサイドゲート電極をＰ型ドレイ
ン拡散層に対して十分オーバーラツプした構造に設定す
ることにより従来構造よりもα線による電荷消失を補う
電荷を多く蓄積できα線耐性が向上する。また、本発明
の構造によればＮ型ＭＯＳＦＥＴとＰ型ＭＯ８ＦＥＴの
共通ゲート電極を低抵抗化して信号伝搬遅延時間を小さ
くできる。更にゲート電極の仕事関数の違いにより、し
きい値電圧を低く設定できチャネル長も短縮が容易にで
きる効果がある。
第１図は本発明の第１実施例の縦断面図、第２図（ａ）
は第２実施例の等価回路図、第２図（ｂ）は第２実施例
の縦断面図、第３図（ａ）は従来のＣＭＯ８型ＳＲＡＭ
セルの等価回路図、第３図（ｂ）はＰ型ＭＯ３ＦＥＴを
ＳＯＩで構成した従来のＣＭＯ８型ＳＲＡＭセルの縦断
面図である。 １・・・・・・電源電位、２・・・・・・接地電位、３
，５・・・・・・Ｐ型ＭＯ８ＦＥＴ、４，６，７．８・
・・・・・Ｎ型ＭＯＳＦＥＴ、９・・・・・・ワード線
、１０・・・・・・デジット線、１１・・・・・・Ｐ型
半導体基板、１２Ａ、１２Ｂ・・・・・・Ｎ型拡散層、
１３Ａ、１３Ｂ・・・・・・ポリシリゲート電極、１４
Ａ、１４Ｂ・・・・・・Ｐ型拡散層、１５・・・・・・
シリコン薄膜、１６．１７・・・・・・ゲート酸化膜、
１８・・・・・・層間絶縁膜、１９Ａ、１９Ｂ・・・・
・・引き出し電極、２０，２１・・・・・・金属シリサ
イド電極、２２・・・・・・容量絶縁膜、２３，２４．
２６・・・・・・高負荷抵抗、２５・・・・・・容量、
２７・・・・・・ポリシリ又は金属シリサイド電極。
は第２実施例の等価回路図、第２図（ｂ）は第２実施例
の縦断面図、第３図（ａ）は従来のＣＭＯ８型ＳＲＡＭ
セルの等価回路図、第３図（ｂ）はＰ型ＭＯ３ＦＥＴを
ＳＯＩで構成した従来のＣＭＯ８型ＳＲＡＭセルの縦断
面図である。 １・・・・・・電源電位、２・・・・・・接地電位、３
，５・・・・・・Ｐ型ＭＯ８ＦＥＴ、４，６，７．８・
・・・・・Ｎ型ＭＯＳＦＥＴ、９・・・・・・ワード線
、１０・・・・・・デジット線、１１・・・・・・Ｐ型
半導体基板、１２Ａ、１２Ｂ・・・・・・Ｎ型拡散層、
１３Ａ、１３Ｂ・・・・・・ポリシリゲート電極、１４
Ａ、１４Ｂ・・・・・・Ｐ型拡散層、１５・・・・・・
シリコン薄膜、１６．１７・・・・・・ゲート酸化膜、
１８・・・・・・層間絶縁膜、１９Ａ、１９Ｂ・・・・
・・引き出し電極、２０，２１・・・・・・金属シリサ
イド電極、２２・・・・・・容量絶縁膜、２３，２４．
２６・・・・・・高負荷抵抗、２５・・・・・・容量、
２７・・・・・・ポリシリ又は金属シリサイド電極。
Claims (1)
- 半導体基板と、この基板表面に互いに電気的に分離して
設けられたソース、ドレイン領域と、これらソース、ド
レイン領域間にはさまれた部分を少なくとも含む領域上
に第１の絶縁膜を介して設けられた第１のゲート電極と
、この第１のゲート電極を含む領域上に設けられ、かつ
第１のゲート電極に電気的に接続された第２のゲート電
極と、この第２のゲート電極を含む領域上に第２の絶縁
膜を介して積層された半導体膜と、この半導体膜に設け
られ、前記第２のゲート電極と対向する半導体膜部分で
互いに電気的に分離されたソース、ドレイン領域とを具
備した積層型半導体装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1251514A JPH03112162A (ja) | 1989-09-26 | 1989-09-26 | Ｍｏｓ型半導体記憶回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1251514A JPH03112162A (ja) | 1989-09-26 | 1989-09-26 | Ｍｏｓ型半導体記憶回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03112162A true JPH03112162A (ja) | 1991-05-13 |
Family
ID=17223948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1251514A Pending JPH03112162A (ja) | 1989-09-26 | 1989-09-26 | Ｍｏｓ型半導体記憶回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03112162A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004108603A1 (ja) * | 2003-06-05 | 2004-12-16 | Nippon Steel Chemical Co., Ltd. | 汚染水の処理材、その製造方法及びその使用方法 |
-
1989
- 1989-09-26 JP JP1251514A patent/JPH03112162A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004108603A1 (ja) * | 2003-06-05 | 2004-12-16 | Nippon Steel Chemical Co., Ltd. | 汚染水の処理材、その製造方法及びその使用方法 |
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