JPH03113798A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えば画像データ等を記憶する半導体メモリ
に関するものである。

〔発明の概要］ 本発明は、複数のビット線を同時に選択し、メモリセル
アレイに対して並列にデータを入出力するり−ドボート
とライトポートを少なくとも有する半導体メモリにおい
て、複数本で１単位の共通データバスの各ビット線に対
して入出力信号を順次割り当て、この１単位毎の組に対
して冗長用ピント線に対する読出／書込を行うことによ
り、回路規模を増大甘さることなく、不良ピント線の置
き換えを効率よく行うことができる半導体メモリを提供
するものである。

〔従来の技術］ フィールドメモリは、画像データの高速書込／読出処理
を行うことができる画像メモリとして重要視されている
。

第４図に従来のフィールドメモリ１００の概略構成を示
す。

この第４図のフィールドメモリ１００では、例えば、４
本ずつのパスラインからなるライトバスＷＢ及びリード
バスＲＢを用いている。

ここで、先ず、フィールドメモリ１００への画像データ
ＶＤの書き込み動作について説明する。

入力端子１２１を介したシリアルの画像データＶＤは、
シリアル／パラレル（Ｓ／Ｐ）変換回路１１０に伝送さ
れる。この時、上記シリアル／パラレル変換回路１１０
には、入力端子１２２からの書込クロックＣＫＷがライ
トクロックカウンタ１１１を介することによって得られ
る出力信号が供給されており、このシリアル／パラレル
変換回路１１０では当該出力信号に基づいて上記シリア
ルの画像データＶＤを４ビツトのパラレルデータに変換
している。なお、上記シリアル／パラレル変換回路１１
０の詳細については後述する。

このパラレルデータは、４個のゲートからなるｎ群のゲ
ート回路群１０２．．１０Ｌ、・・・・に送られ、この
ゲート回路群１０２□１０２□、・・・・を介して順次
データレジスタ１０３に送られて蓄積される。ここで、
この時の該ゲート回路群１．０２１゜１０２□１８．・
・は、アドレスポインタ（ＡＰ）１０１１〜１０１ｆｉ
からのゲート開閉信号によって開閉制１１１１されてい
る。また、該アドレスポインタ１０１、〜１０１７は、
上記書込クロックＣＫＷが上記ライトクロックカウンタ
１１１を介して得られる書込クロックＣＫＷの４周期毎
のタイミングを示すライトクロックカウント信号ＣＷに
基づいて順次動作している。そのため、上記ゲート回路
群１０２１，１０２□、・・・・が、この４周期毎のタ
イミングで順次開閉制御されることで、上記パラレルデ
ータは、４ビツト毎に順次データレジスタ１０３に送ら
れて蓄積されることになる。

その後、上記データレジスタ１０３に蓄えられた画像デ
ータＶＤは、書込モードが選択されたリード／ライトセ
レクタ１０７と、ｍ個のゲートで一組とされたゲート回
路群が更に４Ｘｎ個集まって構成されるゲート回路群１
０８．〜１０８．ｌｌとを介し、ｍ本−組で全体として
ｄｎＸｍ本のビット線ｄｂ！を通って図示しないメモリ
セルアレイに送られて記憶されるようになる。この時の
上記ゲート回路群１０８．〜１０８４．は、ｍ本のコラ
ムセレクト信号線ＩＣＯの信号によって開閉制御されて
おり、このコラムセレクト信号線ＩＣＯは、書込モード
の選択されたり−ド／ライトセレクタ１１６を介したラ
イトコラム群セレクト用カウンタ１１４からのライトコ
ラム群カウント信号ＳＷに基づいて形成されている。す
なわち、当該ゲート回路群１０８．〜１０８４．は、上
記ｍ本のコラムセレクト信号線ＩＣＯの各信号線に各々
接続されることによって、ｍ＆［！の各ｍ４ｎ個づつの
ゲートで構成されるゲート回路群に分けられ（選択され
）、各組毎に開閉制御される。そのため、ｍ組のゲート
回路群からの各データは、ｍ組のビット線を通ってメモ
リセルアレイに送られて記憶される。

次に、画像データＶＤの読み出し動作時について説明す
る。上記メモリセルアレイから読み出された画像データ
は、ビット線ｄｂ／を通り、上記ゲート回路群１０Ｂ、
−１０８，、ｌ及び読出モードとなったり一ド／ライト
セレクタ１０７を介してデータレジスタ１０６に蓄えら
れる。ここで、読み出し動作時の上記ゲート回路群１０
８Ｉ〜１０８．１は、Ｓ売出モードのリード／ライトセ
レクタ１１６を介したリードコラム群セレクト用カウン
タ１１５からのリードコラム群カウント信号ｓｒに基づ
いて形成されたコラムセレクト信号線］ＣＯの信号によ
り開閉制御されている。

その後、上記データレジスタ１０６から読み出されたデ
ータは、４個のゲートからなるｎ群のゲート回路群１０
５゜、１０５□１．・・・を介し、更にパラレル／シリ
アル（Ｐ／Ｓ）変換回路１１３によってシリアルのデー
タに変換されて出力端子１２４から出力されることにな
る。この時の上記ゲート回路群１０５．，１０５□、・
・・・は、アドレスポインタ（ＡＰ）１０４．〜１０４
．によって順次開閉制御されており、該アドレスポイン
タ１０４〜１０４．、は、入力端子１２３からの読出ク
ロックＣＫＲがリードクロックカウンタ１１２を介して
得られる上記読出クロックＣＫＲの４周期毎のタイミン
グを示すリードクロックカウント信号Ｃｒに基づいて順
次動作している。また、上記パラレル／シリアル変換回
路１１３は、読出クロックＣＫＲがリードクロックカウ
ンタ１１１を介して得られる出力信号に基づいて動作し
ている。

ここで、第５図に上述したシリアル／パラレル変換回路
＋１０の回路を示す。

第５図において、入力端子１２１にはシリアルの画像デ
ータＶＤが、端子１３２には第４図のライトクロックカ
ウンタ１１１を介した書込クロックＣＫＷが、端子１３
３には上記ライトクロックカウンタ１１１からのライト
バス開閉信号ｗｂが供給されている。

当該シリアル／パラレル変換回路１１０は、直列接続さ
れたＤフリンプフロソブ回路１３４．〜１３４、で構成
されており、Ｄフリップフロン１回路１３４Ａのデータ
入力端子に上記画像データＶＤが供給され、各０７９７
１７０９１回路１３４、〜１３４Ｄのクロンク入力端子
に上記書込クロックＣＫＷが供給されている。このため
、上記画像データＶＤは、上記書込クロックＣＫＷに同
期したタイミングで順次Ｄフリップフロ７１回路１３４
＾からＤフリソブフロンブ回路１３４ｏまで転送され、
同時に、各０７９７１７０９１回路１３４Ｍ−１３４０
からの各出力がゲート回路群１３５へも送られる。

この時、上記ゲート回路群１３５へは、上記書込クロッ
クＣＫＷの４周期毎に上記ゲート回路群１３５の開閉制
御を行うための上記ライトバス開閉信号ｗｂが供給され
る。したがって、このライトバス開閉信号ｗｂが、上記
ゲート回路群１３５を開くような信号となることで、上
記シリアルの画像データＶＤが４ビツト毎にパラレルデ
ータとしてライトバスＷＢに送られることになる。

また、第６図に上述したパラレル／シリアル変換回路１
１３の回路を示す。

第６図において、端子１４１には上記リードクロックカ
ウンタ１１２からのリードバス開閉信号「ｂが供給され
ている。また、端子１４２には上記リードクロックカウ
ンタ１１２を介した読出クロックＣＫＲが供給されてい
る。

当該パラレル／シリアル変換回路１１３も、第５図同様
の直列接続されたＤフリノプフロンプ回路１４４４〜１
４４Ｄで構成されている。ここで、各０７９７１７０９
１回路１４４Ａ〜１４４Ｄの各データ入力端子には、リ
ードハスＲＢからのパラレルの画像データＶＤがゲート
回路群１４５の各ゲートを介して供給されており、また
、各０７９７１７０９１回路１４４．〜１４４Ｄの各ク
ロンク入力端子には、上記読出クロックＣＫＲが供給さ
れている。

この時、上記ゲート回路群１４５へは、上記読出クロッ
クＣＫＲの４周期毎に上記ゲート回路群１４５の開閉制
御を行うための上記リードバス開閉信号ｒｂが供給され
る。したがって、このリードバス開閉信号ｒｂが上記ゲ
ート回路群１４５を開くような信号となることにより、
各Ｄフリップフロ２１回路１４４　Ａ”＝　１４４　ｏ
の各データ入力端子にパラレルデータが同時に供給され
ることになる。

その後、各データが上記読出クロックＣＫＲに同期した
タイミングで順次Ｄフリップフロッ１回路１４４Ａから
Ｄフリップフロン１回路１４４Ｄに転送される。したが
って、このＤフリツブフロ２プ回路１４４０の出力が、
シリアルの画像データＶＤとなって出力端子１２４に送
られることになる。

上述のように、従来のフィールドメモリにおいては、書
き込み動作時にはシリアルの画像データをパラレルデー
タに変換してこのパラレルデータを一度に複数本のビッ
ト線で書き込み、また、読み出し時には上記複数本のビ
ット線で読み出されたパラレルデータをシリアルデータ
に変換することで画像データの高速書込／読出動作を可
能としている。

このため、このフィールドメモリには、基本的にコラム
デコーダが不要であり、また、上述の第４図の様な構成
をとることで、今後、シフトレジスタの小面積化、低消
費電力化、及び高速動作も期待される。

〔発明が解決しようとする課題〕

ところで、フィールドメモリには、製造時等にメモリセ
ルアレイのメモリセル等に欠陥が生ずる場合が多く、こ
れにより製造時の歩留りが低下するようになる。このよ
うなことから、歩留り向上のため一般にフィールドメモ
リには当該欠陥の救済用に冗長用のメモリ等が併設され
、この冗長用メモリはコラム単位のコラム冗長回路とさ
れている。

しかし、上述したような第４図のフィールドメモリに、
このコラム冗長回路を入れようとすると、第・４図の４
ｎＸｍ本のビット線ｄｂｆから、同一コラムセレクト信
号線ＩＣＯにより選択される４×ｎ本のビット線を切り
換える必要が生しる。このような切り換えのための構成
を付加することは、回路自体の規模の増大につながる。

また、コラム冗長回路用のデータレジスタをリードバス
ＲＥ及びライトバスＷＢの本数分用意して、アドレスポ
インタを冗長使用時に切り換える方式も考えられるが、
各パスラインの本数分のデータレジスタが必要となるの
で好ましくない。

そこで、本発明は、このような課題を解決すべくなされ
たものであり、フィールドメモリに欠陥救済用のコラム
冗長回路を併設する隙に、回路の大面積化を防ぎ、かつ
、メモリの欠陥部に対応する不良ビット線を効率良く冗
長ビット線と置き換えることが可能な半導体メモリを提
供することを目的とするものである。

〔課題を解決するための手段〕

本発明の半導体メモリは、上述の目的を達成するために
提案されたものであり、複数のビット線を同時に選択し
、メモリセルアレイに対して並列にデータを入出力する
リードボートとライトポートを少なくとも有する半導体
メモリにおいて、複数本の共通データバスを１単位にし
、上記複数の各ビット線に対してセレクタで入出力信号
を順次割り当て、上記割り当てられた１単位毎の紐に対
して冗長用ビット線に対する読出／書込を行うものであ
る。

〔作用〕

本発明によれば、不良ビット線を冗長用ビット線に置き
換える際に、ピント線群全てを置き換える必要がなく、
不良ビット線１本に対して冗長用ビット線１木で置き換
えている。

〔実施例］ 以下、本発明を適用した実施例について図面を参照しな
がら説明する。

第１図に本発明に係る半導体メモリの一実施例としての
フィールドメモリ１の概略構成を示す。

なお、第１図の図中−点鎖線で示した領域は第４図の一
点鎖線で示す領域と同一のものであるため、図示及び内
容の説明を省略する。

また、これ以後の各図において、回路内の各構成が前述
の第４図〜第６図と同様のものはそれぞれ同じ指示符号
で示している。

第１図において、入力端子１２１を介して供給されるシ
リアルの画像データＶＤは、先ず、シリアル／パラレル
（Ｓ／Ｐ）変換回路１工に送られる。このシリアル／パ
ラレル変換回路１１では、書込クロックＣＫＷに基づい
て上記画像データＶＤを４ビツトのパラレルデータに変
換している。

なお、該シリアル／パラレル変換回路１１の詳細につい
ては後述する。上記パラレルデータは、ライトバスＷＢ
へ送られ、前述同様の経路を通ってメモリセルアレイに
送られて記憶される。

その後、当該パラレルデータは第４図同様に上記メモリ
セルアレイから読み出されてリードバスＲＢに送られて
くる。このリードバスＲＢのパラレルデータは、パラレ
ル／シリアル（Ｐ／Ｓ）変換回路１３で読出クロックＣ
ＫＲに基づいてシリアルデータに変換され、出力端子１
２４から出力されることになる。

ここで、本実施例のフィールドメモリ１においては、前
述したような欠陥救済用にコラム冗長回路（冗長セル）
が付加されている。そのため、第１図では、このコラム
冗長回路へのデータ転送を行うために、複数本の共通デ
ータバス（ライトハスＷＢ又はリードバスＲＢ）を１単
位にし、第４図で示したような複数（ＪｎＸｍ本）の各
ビット線ｄｂｌから選択されたｍ組のビット線に対して
リード／ライトセレクタ１１６で入出力信号を順次割り
当て、上記割り当てられた１単位（ｍ本）毎の組に対し
て冗長用ビット線ｒｙｂに対する読出／書込を行ってい
る。

先ず、書き込み時について述べる。例えばヒユーズ（Ｆ
ＵＳＥ）等で構成されたアドレス比較回路１２には、予
め、置き換えるべきメモリセルアレイの欠陥部に対応す
る不良ビット線のアドレスが格納されている。当該アド
レス比較回路Ｉ２には、上記ライトクロックカウンタ１
１１からのライトクロックカウント信号ＣＷとライトコ
ラム群セレクト用カウンタ１１４からのカウント信号Ｓ
Ｗとが供給されている。ここで、上記カウント信号ｓ　
ｗのカウント数によりメモリセルアレイのコラム群のア
ドレスが指定され、このカウント数が順次インクリメン
トされていくことで対応するコラム群が順次アクセスさ
れていく。また、上記カウント信号ｃｗのカウント数も
同様であり、上記コラム群が順次アクセスされる。この
ため、該アドレス比較回路１２では、上記不良ビット線
のアドレスと上記カウント信号（ｗ及びＳＷにより指定
されるアドレスとの比較が行われ、上記不良ピント線の
アドレスが上記カウント信号ＣＷ及びＳＷのアドレスと
一致すると、ライトバスＷＢのパスラインを後述する冗
長用ライトバスＷＲＢに切り換えるための冗長書込バス
切換信号Ｗｒｂが出力される。この冗長書込バス切換信
号Ｗｒｂは、上記シリアル／パラレル変換回路１１へ出
力される。

ここで、当該シリアル／パラレル変換回路１１の具体的
構成を第２図に示す。

この第２図において、上記シリアル／パラレル変換回ｗ
！１１は、直列接続されたＤフリップフロフジ回路１３
４．〜１３４Ｉ＋及びゲート回路群１３５．３４で構成
されており、上記Ｄフリップフロップ回路１３４Ａ〜１
３４．とゲート回路群１３５は第５図と同様の構成とな
っている。しだがって、第５図同様に、上記ゲート回路
群１３５から出力されるパラレルの画像データＶＤは、
ライトバスＷＢに送られる。この時、当該シリアル／パ
ラレル変換回路１１では上記パラレルデータがゲート回
路群３４へも送られるようになっている。

このゲート回路群３４は、上述した書込冗長バス切換信
号Ｗｒｂに基づいて開閉制御されるものである。このた
め、当該冗長書込バス切換信号Ｗｒｂが上記ゲート回路
群３４の任意のゲートを開くような信号となった時、そ
の開かれたゲートを通ったデータが出力端子３６から冗
長用ライトバスＲＷＢへ出力されることになる。言い換
えれば、不良ビット線に送られてしまうライトバスＷＢ
のデータを、冗長書込バス切換信号Ｗｒｂに基づいて上
記ゲート回路群３４で切り換えることにより、冗長用ラ
イトバスＲＷＢへ出力している。

この冗長用ライトバスＲＷＢのデータは、第１図の冗長
用ライトデータレジスタ１５に送られ、−旦蓄えられた
後、リード／ライトセレクタ１０７を介し、冗長ビット
線ｒｙｂを通ってコラム冗長回路へ出力される。なお、
当該コラム冗長回路の１メモリセルは、ゲート１８及び
接地されたコンデンサ１９で構成されるものである。

上述のように、第２図に示したシリアル／パラレル変換
回路１１を用いることによって、第１図の回路では、ラ
イトバスＷＢに画像データＶＤが書き込まれると同時に
、冗長用ライトバスＲＷＢにも正しいデータが書かれる
ことになる。このようなことから、冗長用ライトハスＲ
ＷＢは、第４図のようなアドレス比較回路を介すること
なく直接冗長用ライトデータレジスタ１５へ接続され、
データが格納される。その後、リード／ライトセレクタ
１０７によってライト時になると冗長用ビット線ｒｙｂ
と冗長用ライトデータレジスタ１５が接続されて、冗長
セルへデータが書き込まれる。

また、ライトコラム群セレクト用カウンタ１１４からの
カウント信号ＳＷにより、アクセスされるコラム群が切
り換わっても、冗長用ライトデータレジスタ１５の内容
が不変であるので、その度にライト動作が起きても全く
問題ない。

次に読み出し時について説明する。

上述のようにしてコラム冗長回路に送られたデータは、
その後読み出されて再び冗長ビット線ｒｙｂを介してリ
ード／ライトセレクタ１０７に１云送されてくる。この
コラム冗長回路から読み出されたデータは、上記リード
／ライトセレクタ１０７を介した後、冗長用リードデー
タレジスタＩ４に伝送されて一旦蓄えられ、冗長用リー
ドバスＲＲＢを通ってパラレル／シリアル（Ｐ／Ｓ）変
換回路１３に送られる。

ところで、該読み出し時の上記アドレス比較回路１２に
は、リードクロックカウンタ１１２からのリードクロ・
ンクカウント信号ｃｒとリードコラム群セレクト用カウ
ンタ１１５からのカウント信号ｓｒとが供給されている
。この時の当該アドレス比較回路１２では、上述した書
き込み時と同様に上記不良ビット線のアドレスと上記カ
ウント信号Ｃｒ、Ｓｒで示されるアドレスとの比較が行
われ、上記不良ビット線のアドレスが上記カウント信号
ｃｒ、ｓｒのアドレスと一致すると、該アドレス比較回
路１２から冗長読出バス切換信号Ｒｒｂが出力される。

この切換信号Ｒｒｂは、上記パラレル／シリアル変換回
路１３へ出力される。

当該パラレル／シリアル変換回路１３を第３図に示す。

この第３図において、上記パラレル／シリアル変換回路
Ｉ３は、直列接続されたＤフリップフコフジ回路１４４
Ａ〜１４４Ｄ　、ゲート回路群４７４８、ゲート４９及
びアンド回路群４５で構成されている。端子４６は冗長
用リードバスＲＲＢと接続され、リードバスＲＢは上記
ゲート回路群４７にそれぞれ接続されている。また、上
述した冗長読出バス切換信号Ｒｒｂは上記アンド回路群
４５の各入力端子にそれぞれ送られる。

ここで、アンド回路群４５に供給される上記冗長読出バ
ス切換信号Ｒｒｂは反転されて供給されており、このア
ンド回路群４５では、端子１４１を介したリードバス開
閉信号ｒｂと上記冗長読出バス切換信号Ｒｒｂとの論理
和が取られる。この時、当該冗長読出バス切換信号Ｒｒ
ｂによって任意のバスの切換が指示されていない時すな
わち不良ビット線のアドレスを指定していない時には、
上記ゲート回路群４７全てがオーブンとなって、リード
バスＲＢとＤフリップフロップ１４４Ａ〜１４４Ｄのデ
ータ入力端子とが接続される。これにより、これらＤフ
リップフロップ１４４Ａ〜１４４Ｄは、前述の第６図と
同様に、読出クロックＣＫＲに基づいてＩ’ＩＮ次動作
してシリアルの画像データＶＤを出力端子１２４から出
力することになる。

これに対し、上記冗長読出バス切換信号Ｒｒｂによって
任意のバスの切換が指示された場合、すなわち不良ビッ
ト線のアドレスが指示されている場合には、そのアドレ
スに対応するゲート回路群４７のゲートが閉じられる。

すなわち、上記リードバスＲＢの当該不良ビット線のデ
ータが伝送されなくなる。この時、上記ゲート回路４９
がオープンとなることで、上記冗長用リードバスＲＲＢ
からのデータがゲート回路群４８を介してＤフリップフ
ロンプ１４４４〜１４４゜に供給される。

したがって、上記Ｏフリ・ンプフロップ１４４Ａ〜１４
４ｏを介して得られる画像データＶＤは、上記不良ビッ
ト線のデータが冗長用リードハスＲＲＢからのデータに
よって置き換えられたものとなる。

すなわち上述したように、上記コラム冗長回路に蓄えら
れたデータは、リード動作時に、冗長ビット線ｒｙｂか
ら冗長用リードデータレジスタ１４へ転送され、上記カ
ウント信号ｓｒ、ｃｒとアドレス比較回路１２内の不良
ビット線アドレスとが一致すると、不良ビット線から読
み出されたり−ドバスＲＢのデータの代わりに、冗長用
リードバスＲＲＢのデータが、Ｄフリップフロップ１４
４、〜１４４Ｄへ入力される。

以上のように、本実施例によれば、複数本のり−ド／ラ
イトバスがあっても、不良ビット線１本を冗長ピッ）Ｌ
’ｉ１１本で切り換えることが可能となる。また、冗長
用のデータレジスタもリード／ライトでそれぞれ１個で
よいので面積の増大が防げる。

また、本発明は、上述の実施例のように、リード／ライ
トポートがそれぞれ１つずつの場合だけでなく、２以上
のリード／ライトポートを有するフィールドメモリに対
しても有効である。

更に、本実施例は、冗長回路動作による時間的なロスも
全くない。ライト時のシリアル／パラレル変換回路にお
いて、通常のライトバスにデータを転送する際に、冗長
ビット線へ置き換える不良ビット線に対応するライトバ
スと冗長用ライトバスとを接続することで、不良ビット
線へ書かれるデータを冗長ビット線へ書き込むことが可
能となる。また、リード時のパラレル／シリアル変換回
路において、不良ビット線からのデータの乗ったり−ド
ハスの代わりに、冗長用リードバスを接続することで、
不良データを正しいデータに置き換えることも可能とな
る。

したがって、本実施例によれば、冗長データとの置き換
えに余分な時間を必要とせず、通常のり一ド／ライト動
作と並列して不良救済ができることになる。

また、第１図では、冗長ピント線を１本として説明した
が、複数本の場合も同様の方式で効率的なコラム冗長回
路が構成できる。

なお、本発明はシリアル／パラレル変換回路又はパラレ
ル／シリアル変換回路を有するメモリであれば、特に、
フィールドメモリに限定されることなく、ランダムポー
トを持ついわゆるデュアルポートメモリに対しても有効
である。

〔発明の効果］ 本発明の半導体メモリにおいては、複数本で１単位の共
通データバスの各ビット線に対して入出力信号を順次割
り当て、この１単位毎の組に対して冗長用ビット線に対
する読出／書込を行っているため、フィールドメモリに
コラム冗長回路を併設する場合に、回路規模の大型化を
防ぎ、かつ、メモリの欠陥部に対応する不良ビット線を
効率良く冗長ビット線と置き換えることが可能となって
いる。

【図面の簡単な説明】

第１図は本発明一実施例のフィールドメモリの概略構成
を示す回路図、第２図は実施例のシリアル／パラレル変
換回路を示す回路図、第３図は実施例のパラレル／シリ
アル変換回路を示す回路図、第４図は従来のフィールド
メモリの概略構成を示す回路図、第５図は従来のシリア
ル／パラレル変換回路を示す回路図、第６図は従来のパ
ラレル／シリアル変換回路を示す回路図である。 ・・・・・・・・・・・・・・・・フィールドメモリド
・・・・・・・・・・・・・シリアル／パラレル変換回
路２・・・・・・・・・・・・・・アドレス比較回路３
・・・・・・・・・・・・・・パラレル／シリアル変換
回路４・・・・・・・・・・・・・・冗長用リードデー
タレジスタ５・・・・・・・・・・・・・・冗長用ライ
トデータレジスタ１１・・・・・・・・・・・・ライト
クロックカウンタ１２・・・・・・・・・・・・リード
クロンクカウンタ１１４・・・・・・・・・・・・ライ
トコラム群セレクト用カウンタ １１５・・・・・・・・・・・・リードコラム群セレク
ト用カウンタ

Claims (1)

1. 【特許請求の範囲】 　複数のビット線を同時に選択し、メモリセルアレイに
   対して並列にデータを入出力するリードポートとライト
   ポートを少なくとも有する半導体メモリにおいて、 複数本の共通データバスを１単位にし、上記複数の各ビ
   ット線に対してセレクタで入出力信号を順次割り当て、 上記割り当てられた１単位毎の組に対して冗長用ビット
   線に対する読出／書込を行うことを特徴とする半導体メ
   モリ。