JPH0466079B2 - - Google Patents
Info
- Publication number
- JPH0466079B2 JPH0466079B2 JP59168772A JP16877284A JPH0466079B2 JP H0466079 B2 JPH0466079 B2 JP H0466079B2 JP 59168772 A JP59168772 A JP 59168772A JP 16877284 A JP16877284 A JP 16877284A JP H0466079 B2 JPH0466079 B2 JP H0466079B2
- Authority
- JP
- Japan
- Prior art keywords
- redundant
- column
- data
- columns
- defective
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/86—Masking faults in memories by using spares or by reconfiguring in serial access memories, e.g. shift registers, CCDs, bubble memories
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特にランダ
ム・アクセス・メモリと高速読出しのシフトレジ
スタを組合せた半導体記憶装置にコラム冗長機能
を有する冗長回路を附加した半導体記憶装置に関
する。
ム・アクセス・メモリと高速読出しのシフトレジ
スタを組合せた半導体記憶装置にコラム冗長機能
を有する冗長回路を附加した半導体記憶装置に関
する。
従来、RAMに対し、各コラムのデータを並列
的に一斉に取込み且つ高速シリアル出力するシフ
トレジスタを付設した半導体記憶装置が提案され
ている。これは、表示装置との間で高速のシリア
ルデータ転送が要求され且つCPUからの比較的
低速のランダムアクセスが行なわれる画像メモリ
に極めて好適なものである。このシリアル出力の
機能付きRAMにおいて、高集積度RAMの一部
では既に実用化されている冗長回路構成を適用し
ようとする試みは未だ報告されていない。ロウ側
の冗長機能は従来の冗長技術をそのまま適用すれ
ばよいが、コラム側については従来のコラム冗長
構成のみではランダムアクセス系の不良コラムデ
ータの訂正はできても、シリアル出力系には不良
コラム情報がそのまま含まれてしまい救済できな
い。
的に一斉に取込み且つ高速シリアル出力するシフ
トレジスタを付設した半導体記憶装置が提案され
ている。これは、表示装置との間で高速のシリア
ルデータ転送が要求され且つCPUからの比較的
低速のランダムアクセスが行なわれる画像メモリ
に極めて好適なものである。このシリアル出力の
機能付きRAMにおいて、高集積度RAMの一部
では既に実用化されている冗長回路構成を適用し
ようとする試みは未だ報告されていない。ロウ側
の冗長機能は従来の冗長技術をそのまま適用すれ
ばよいが、コラム側については従来のコラム冗長
構成のみではランダムアクセス系の不良コラムデ
ータの訂正はできても、シリアル出力系には不良
コラム情報がそのまま含まれてしまい救済できな
い。
シリアル出力機能付RAMに対し、シリアル出
力系にも有効なコラム冗長回路を実現しようとす
ると、冗長回路の専有面積が大となりかつ回路構
成も複雑となる等の問題があつた。即ち、RAM
側のコラムを冗長救済するばかりでなく、各コラ
ム毎に付加するシフトレジスタ１ビツトもそれに
対応して救済しなければならないが、各シフトレ
ジスタ１ビツトは直列接続で隣接bitと結合して
いるため、RAM側のコラムのように各コラムが
独立している場合と異なり、機能面で冗長構成を
採るのに困難がある。そして、シフトレジスタ自
身の専有面積がRAM側の10％程度で構成される
ため、シフトレジスタ側も含めたコラム救済をお
こなう場合、あまり大きな専有面積を冗長機能の
ために費すことは、そもそも冗長の本質から意味
が失われてしまう。本発明はこの点に着目し、
RAMと非同期に動作するシフトレジスタを組合
せた半導体記憶装置に冗長機能を有する簡素化さ
れた冗長回路を附加した半導体記憶装置を提供す
ることにある。
力系にも有効なコラム冗長回路を実現しようとす
ると、冗長回路の専有面積が大となりかつ回路構
成も複雑となる等の問題があつた。即ち、RAM
側のコラムを冗長救済するばかりでなく、各コラ
ム毎に付加するシフトレジスタ１ビツトもそれに
対応して救済しなければならないが、各シフトレ
ジスタ１ビツトは直列接続で隣接bitと結合して
いるため、RAM側のコラムのように各コラムが
独立している場合と異なり、機能面で冗長構成を
採るのに困難がある。そして、シフトレジスタ自
身の専有面積がRAM側の10％程度で構成される
ため、シフトレジスタ側も含めたコラム救済をお
こなう場合、あまり大きな専有面積を冗長機能の
ために費すことは、そもそも冗長の本質から意味
が失われてしまう。本発明はこの点に着目し、
RAMと非同期に動作するシフトレジスタを組合
せた半導体記憶装置に冗長機能を有する簡素化さ
れた冗長回路を附加した半導体記憶装置を提供す
ることにある。
本発明によれば、各々センスアンプを有する複
数のコラムと該複数のコラム中の不良コラムと置
換する冗長コラムとを含むメモリ部３と、前記複
数のコラムの各々に対応して設けられ、保持した
データをシリアル出力する複数のラツチ手段SR1
〜SRnと、前記冗長コラムに対応して設けられた
冗長ラツチ手段RAと、転送制御信号TRに応答
して選択的に導通され、前記メモリ部３の前記複
数のコラム及び前記冗長コラムから並列的に読み
出されたデータを、前記複数のラツチ手段及び前
記冗長ラツチ手段RAへ並列転送し、前記シリア
ル出力の際には非導通とされる転送ゲート手段
と、前記不良コラムのアドレスに対応する情報を
記憶する記憶手段６と、前記記憶手段６の情報に
基づいて、前記複数のラツチ手段からシリアル出
力されるデータのうち前記不良コラムからのデー
タを、前記冗長ラツチ手段RAに保持されている
データに置換して出力する制御手段とを具備する
ことを特徴とする。
数のコラムと該複数のコラム中の不良コラムと置
換する冗長コラムとを含むメモリ部３と、前記複
数のコラムの各々に対応して設けられ、保持した
データをシリアル出力する複数のラツチ手段SR1
〜SRnと、前記冗長コラムに対応して設けられた
冗長ラツチ手段RAと、転送制御信号TRに応答
して選択的に導通され、前記メモリ部３の前記複
数のコラム及び前記冗長コラムから並列的に読み
出されたデータを、前記複数のラツチ手段及び前
記冗長ラツチ手段RAへ並列転送し、前記シリア
ル出力の際には非導通とされる転送ゲート手段
と、前記不良コラムのアドレスに対応する情報を
記憶する記憶手段６と、前記記憶手段６の情報に
基づいて、前記複数のラツチ手段からシリアル出
力されるデータのうち前記不良コラムからのデー
タを、前記冗長ラツチ手段RAに保持されている
データに置換して出力する制御手段とを具備する
ことを特徴とする。
以下、添付図面を参照しつゝ本発明の実施例を
詳細に説明する。
詳細に説明する。
第１図は本発明の一実施例としての半導体記憶
装置を示すブロツク線図である。第１図におい
て、１はコラムデータ、２はロウデコーダ、３は
メモリ、４はマルチプレクサ、５はカウンタ、６
は記憶手段としての冗長アドレス用ROM、SA1
〜SAoはセンスアンプ、RSAは冗長用センスア
ンプ、SR1〜SRoは冗長用シフトレジスタ、RA
は増幅器を有するラツチ手段としての冗長用フリ
ツプフロツプ、TRは転送ゲート制御信号を示
す。本発明は、従来のランダム・アクセス・メモ
リ３とシフトレジスタSR1〜SRoを組合せた半導
体記憶装置に、冗長用センスアンプRSAと冗長
用フリツプフロツプRAとマルチプレクサ４とカ
ウンタ５と冗長アドレス用ROM６から成る冗長
回路を附加した半導体記憶装置である。このよう
な構成において、基本的にはいずれかのメモリセ
ルに不良が発生すれば冗長回路が動作し外部的に
は不良のない半導体記憶装置として動作するもの
である。以下この動作を詳細に説明する。例え
ば、センスアンプSA3のコラムに不良が発生する
とランダムアクセス系に関しては、この不良コラ
ムのアドレスを冗長ROM６に記憶させ、入力ア
ドレスがそれに一致したことを検出したとき冗長
用センスアンプRSAの冗長コラムからコラムデ
コーダ１の選択によつて不良コラムに代えてこの
冗長コラムをデータバスに結合してリード／ライ
トされるので、冗長された正しい情報が書込み又
は読出しされる。一方、シリアル出力系に関して
は、この不良コラムの不良情報は、転送ゲート制
御信号TRによつてシフトレジスタSRへ並列デー
タ取込みがなされる際に、そのまゝシフトレジス
タSR3に転送され、その後シフトレジスタはメモ
リとは非同期に動作してシフトクロツクSCLKによ
つて順次SRoまでシフトされ、不良情報はマルチ
プレクサ４に取込まれる。マルチプレクサ４に
は、冗長コラムのデータを保持するラツチ回路
RAの出力が同時に加えられており、不良コラム
のデータがシフトレジスタ出力段SRoに達して不
良情報が入力されたとき、このマルチプレクサ４
は冗長コラムデータを保持するラツチ回路出力を
送出し、それ以外はシフトレジスタ最終段SRoの
出力を送出するように切換え動作をする。ラツチ
回路RAへの冗長コラムデータの取込みは転送ゲ
ート制御信号TRによつてなされる。これによ
り、マルチプレクサ４において不良コラム情報が
ラツチ回路RA中の正しい情報に置換えられて、
正しいシリアルデータ出力Sputが得られる。
装置を示すブロツク線図である。第１図におい
て、１はコラムデータ、２はロウデコーダ、３は
メモリ、４はマルチプレクサ、５はカウンタ、６
は記憶手段としての冗長アドレス用ROM、SA1
〜SAoはセンスアンプ、RSAは冗長用センスア
ンプ、SR1〜SRoは冗長用シフトレジスタ、RA
は増幅器を有するラツチ手段としての冗長用フリ
ツプフロツプ、TRは転送ゲート制御信号を示
す。本発明は、従来のランダム・アクセス・メモ
リ３とシフトレジスタSR1〜SRoを組合せた半導
体記憶装置に、冗長用センスアンプRSAと冗長
用フリツプフロツプRAとマルチプレクサ４とカ
ウンタ５と冗長アドレス用ROM６から成る冗長
回路を附加した半導体記憶装置である。このよう
な構成において、基本的にはいずれかのメモリセ
ルに不良が発生すれば冗長回路が動作し外部的に
は不良のない半導体記憶装置として動作するもの
である。以下この動作を詳細に説明する。例え
ば、センスアンプSA3のコラムに不良が発生する
とランダムアクセス系に関しては、この不良コラ
ムのアドレスを冗長ROM６に記憶させ、入力ア
ドレスがそれに一致したことを検出したとき冗長
用センスアンプRSAの冗長コラムからコラムデ
コーダ１の選択によつて不良コラムに代えてこの
冗長コラムをデータバスに結合してリード／ライ
トされるので、冗長された正しい情報が書込み又
は読出しされる。一方、シリアル出力系に関して
は、この不良コラムの不良情報は、転送ゲート制
御信号TRによつてシフトレジスタSRへ並列デー
タ取込みがなされる際に、そのまゝシフトレジス
タSR3に転送され、その後シフトレジスタはメモ
リとは非同期に動作してシフトクロツクSCLKによ
つて順次SRoまでシフトされ、不良情報はマルチ
プレクサ４に取込まれる。マルチプレクサ４に
は、冗長コラムのデータを保持するラツチ回路
RAの出力が同時に加えられており、不良コラム
のデータがシフトレジスタ出力段SRoに達して不
良情報が入力されたとき、このマルチプレクサ４
は冗長コラムデータを保持するラツチ回路出力を
送出し、それ以外はシフトレジスタ最終段SRoの
出力を送出するように切換え動作をする。ラツチ
回路RAへの冗長コラムデータの取込みは転送ゲ
ート制御信号TRによつてなされる。これによ
り、マルチプレクサ４において不良コラム情報が
ラツチ回路RA中の正しい情報に置換えられて、
正しいシリアルデータ出力Sputが得られる。
次にマルチプレクサでの情報置換制御動作を更
に詳しく説明する。ランダムアクセス系での冗長
切換え制御のために、不良コラムがどこにあるか
を示すアドレスを記憶する冗長アドレス用ROM
６が設けられるのは既述の通りであるが、マルチ
プレクサ４制御にもこのROM６が利用される。
この冗長アドレス用ROMは、例えばポリシリコ
ンヒユーズROMにより構成されヒユーズの導
通、遮断によつてアドレスを記憶する。これによ
つて、アドレス入力が不良コラム・アドレスと一
致したことを検出したときに、デコーダ１におい
て不良コラムから冗長コラムへの切換えがなされ
る。ROM６にはSRoのコラムから何番目のコラ
ムが不良コラムであるかが記憶されることと等価
であり、RAM側のコラムアドレスはそのように
SR列の順番に対応させておく。このROM６の内
容を利用してカウンタ５に不良コラムまでのコラ
ム数が入力される。一方、シフトクロツクSCLK
は、シフトレジスタに入力されると同時にカウン
タ４に入力されるので、カウンタ４はSCLKが入力
される度にコラム数を減算し、カウントが０にな
るとマルチプレクサ４に信号を送出する。マルチ
プレクサ４はこの信号に基づいてシフトされてき
た不良情報をRAからの正しい情報に置換してシ
リアルにシフトアウトする。この場合、転送デー
ト制御信号TRがオンのときメモリの各コラムか
ら一斉にシフトレジスタに並列にデータ転送がな
されるが、シフトレジスタはこの転送時以外にお
いては、RAMに無関係に非同期にデータシフト
する。従つて転送ゲート制御信号TRにより不良
コラムアドレスに対応した値がカウンタにセツト
された後は、前述の如くRAM動作に依存しない
高速のシフトクロツクによりシリアル出力が可能
である。前記カウンタはこのシフトクロツクが入
力される度に減算される結果、不良コラムがどの
位置にあつても、そのデータはシリアル出力の際
に、冗長用ラツチRAの正常データに置換えられ
て正常なシリアル出力が得られる。
に詳しく説明する。ランダムアクセス系での冗長
切換え制御のために、不良コラムがどこにあるか
を示すアドレスを記憶する冗長アドレス用ROM
６が設けられるのは既述の通りであるが、マルチ
プレクサ４制御にもこのROM６が利用される。
この冗長アドレス用ROMは、例えばポリシリコ
ンヒユーズROMにより構成されヒユーズの導
通、遮断によつてアドレスを記憶する。これによ
つて、アドレス入力が不良コラム・アドレスと一
致したことを検出したときに、デコーダ１におい
て不良コラムから冗長コラムへの切換えがなされ
る。ROM６にはSRoのコラムから何番目のコラ
ムが不良コラムであるかが記憶されることと等価
であり、RAM側のコラムアドレスはそのように
SR列の順番に対応させておく。このROM６の内
容を利用してカウンタ５に不良コラムまでのコラ
ム数が入力される。一方、シフトクロツクSCLK
は、シフトレジスタに入力されると同時にカウン
タ４に入力されるので、カウンタ４はSCLKが入力
される度にコラム数を減算し、カウントが０にな
るとマルチプレクサ４に信号を送出する。マルチ
プレクサ４はこの信号に基づいてシフトされてき
た不良情報をRAからの正しい情報に置換してシ
リアルにシフトアウトする。この場合、転送デー
ト制御信号TRがオンのときメモリの各コラムか
ら一斉にシフトレジスタに並列にデータ転送がな
されるが、シフトレジスタはこの転送時以外にお
いては、RAMに無関係に非同期にデータシフト
する。従つて転送ゲート制御信号TRにより不良
コラムアドレスに対応した値がカウンタにセツト
された後は、前述の如くRAM動作に依存しない
高速のシフトクロツクによりシリアル出力が可能
である。前記カウンタはこのシフトクロツクが入
力される度に減算される結果、不良コラムがどの
位置にあつても、そのデータはシリアル出力の際
に、冗長用ラツチRAの正常データに置換えられ
て正常なシリアル出力が得られる。
第２図は本発明の他の実施例としての半導体記
憶装置を示すブロツク線図である。第１図実施例
と同一要素には同一番号、記号が付与されてい
る。この場合には第１図実施例と異なりマルチプ
レクサ４およびカウンタ５に代えて、フリツプフ
ロツプFF1〜FFoと、デコーダ７と、冗長用フリ
ツプフロツプRAのデータを不良情報を有するシ
フトレジスタ段に戻すためのバス線Ｂと、不良情
報を有するシフトレジスタ段出力を正常情報に置
換するためのゲートG1〜Goが設けられる。
憶装置を示すブロツク線図である。第１図実施例
と同一要素には同一番号、記号が付与されてい
る。この場合には第１図実施例と異なりマルチプ
レクサ４およびカウンタ５に代えて、フリツプフ
ロツプFF1〜FFoと、デコーダ７と、冗長用フリ
ツプフロツプRAのデータを不良情報を有するシ
フトレジスタ段に戻すためのバス線Ｂと、不良情
報を有するシフトレジスタ段出力を正常情報に置
換するためのゲートG1〜Goが設けられる。
このような構成において、いずれかのシフトレ
ジスタ段の不良情報は正常情報に書き替える必要
があるがこれをバス線Ｂ経由で正常情報を送るこ
とによつて行うものである。この場合に、バス線
Ｂ上の正常情報を転送するためのゲートG1〜Go
のうち不良コラムに結合されたシフトレジスタ段
に対応するゲートを、シリアル転送モードの最初
のシフト動作時にオンさせることにより、冗長コ
ラムの正常情報を保持するラツチ回路RAからの
正しい情報がゲートを経て上記シフトレジスタ段
の出力に与えられ不良情報を強制的に書き替え
る。記憶手段としての冗長アドレス用ROM６の
内容はデコーダ７に与えられデコーダによつて該
当するゲートに対応するフリツプフロツプをセツ
トする。各フリツプフロツプFF1〜FFoはリセツ
ト信号SRTによつて制御されて、シリアル転送
モードに入つた最初のシフト動作時にリセツトが
解除され、セツトされたフリツプフロツプのみが
対応するゲートをオンさせ、上記のように不良情
報を正常情報に置換する動作がなされる。それ以
外の期間はリセツト信号RSTが働き、全部のゲ
ートG1〜Goがオフに保たれる。
ジスタ段の不良情報は正常情報に書き替える必要
があるがこれをバス線Ｂ経由で正常情報を送るこ
とによつて行うものである。この場合に、バス線
Ｂ上の正常情報を転送するためのゲートG1〜Go
のうち不良コラムに結合されたシフトレジスタ段
に対応するゲートを、シリアル転送モードの最初
のシフト動作時にオンさせることにより、冗長コ
ラムの正常情報を保持するラツチ回路RAからの
正しい情報がゲートを経て上記シフトレジスタ段
の出力に与えられ不良情報を強制的に書き替え
る。記憶手段としての冗長アドレス用ROM６の
内容はデコーダ７に与えられデコーダによつて該
当するゲートに対応するフリツプフロツプをセツ
トする。各フリツプフロツプFF1〜FFoはリセツ
ト信号SRTによつて制御されて、シリアル転送
モードに入つた最初のシフト動作時にリセツトが
解除され、セツトされたフリツプフロツプのみが
対応するゲートをオンさせ、上記のように不良情
報を正常情報に置換する動作がなされる。それ以
外の期間はリセツト信号RSTが働き、全部のゲ
ートG1〜Goがオフに保たれる。
上述したように本発明によれば、RAMとシフ
トレジスタを組合せた半導体記憶装置のコラム冗
長機能として簡素化された冗長回路を組込んだ半
導体記憶装置を提供することができる。
トレジスタを組合せた半導体記憶装置のコラム冗
長機能として簡素化された冗長回路を組込んだ半
導体記憶装置を提供することができる。
第１図は本発明の一実施例としての半導体記憶
装置を示すブロツク線図、および第２図は本発明
の他の実施例としての半導体記憶装置を示すブロ
ツク線図である。 符号の説明、１……コラムデコーダ、２……ロ
ウデコーダ、３……メモリ、４……マルチプレク
サ、５……カウンタ、６……冗長アドレス用
ROM、７……デコーダ、SA1〜SAo……センス
アンプ、SR1〜SRo……シフトレジスタ、RSA…
…冗長用センスアンプ、RA……冗長用ラツチ回
路、FF1〜FFo……フリツプフロツプ。
装置を示すブロツク線図、および第２図は本発明
の他の実施例としての半導体記憶装置を示すブロ
ツク線図である。 符号の説明、１……コラムデコーダ、２……ロ
ウデコーダ、３……メモリ、４……マルチプレク
サ、５……カウンタ、６……冗長アドレス用
ROM、７……デコーダ、SA1〜SAo……センス
アンプ、SR1〜SRo……シフトレジスタ、RSA…
…冗長用センスアンプ、RA……冗長用ラツチ回
路、FF1〜FFo……フリツプフロツプ。
Claims (1)
- 【特許請求の範囲】 １ 各々センスアンプを有する複数のコラムと該
複数のコラム中の不良コラムと置換する冗長コラ
ムとを含むメモリ部３と、 前記複数のコラムの各々に対応して設けられ、
保持したデータをシリアル出力する複数のラツチ
手段SR１〜SRnと、 前記冗長コラムに対応して設けられた冗長ラツ
チ手段RAと、 転送制御信号TRに応答して選択的に導通さ
れ、前記メモリ部３の前記複数のコラム及び前記
冗長コラムから並列的に読み出されたデータを、
前記複数のラツチ手段及び前記冗長ラツチ手段
RAへ並列転送し、前記シリアル出力の際には非
導通とされる転送ゲート手段と、 前記不良コラムのアドレスに対応する情報を記
憶する記憶手段６と、 前記記憶手段６の情報に基づいて、前記複数の
ラツチ手段からシリアル出力されるデータのうち
前記不良コラムからのデータを、前記冗長ラツチ
手段RAに保持されているデータに置換して出力
する制御手段とを具備することを特長とする半導
体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59168772A JPS6148200A (ja) | 1984-08-14 | 1984-08-14 | 半導体記憶装置 |
| US06/763,269 US4701887A (en) | 1984-08-14 | 1985-08-07 | Semiconductor memory device having a redundancy circuit |
| EP85305728A EP0172016B1 (en) | 1984-08-14 | 1985-08-13 | Semiconductor memory device having a redundancy circuit |
| DE8585305728T DE3586375T2 (de) | 1984-08-14 | 1985-08-13 | Halbleiterspeicheranordnung mit einer redundanzschaltung. |
| KR1019850005840A KR910001530B1 (ko) | 1984-08-14 | 1985-08-13 | 용장성 회로를 갖춘 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59168772A JPS6148200A (ja) | 1984-08-14 | 1984-08-14 | 半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3018891A Division JPH04212797A (ja) | 1991-02-12 | 1991-02-12 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6148200A JPS6148200A (ja) | 1986-03-08 |
| JPH0466079B2 true JPH0466079B2 (ja) | 1992-10-22 |
Family
ID=15874169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59168772A Granted JPS6148200A (ja) | 1984-08-14 | 1984-08-14 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4701887A (ja) |
| EP (1) | EP0172016B1 (ja) |
| JP (1) | JPS6148200A (ja) |
| KR (1) | KR910001530B1 (ja) |
| DE (1) | DE3586375T2 (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0799618B2 (ja) * | 1986-03-24 | 1995-10-25 | 日本電気株式会社 | 半導体メモリのテスト回路 |
| US4719601A (en) * | 1986-05-02 | 1988-01-12 | International Business Machine Corporation | Column redundancy for two port random access memory |
| JPH01109599A (ja) * | 1987-10-22 | 1989-04-26 | Nec Corp | 書込み・消去可能な半導体記憶装置 |
| JPH01119995A (ja) * | 1987-11-02 | 1989-05-12 | Toshiba Corp | 半導体メモリ |
| JPH0748316B2 (ja) * | 1988-05-30 | 1995-05-24 | 日本電気株式会社 | デュアルポートメモリ回路 |
| GB2222461B (en) * | 1988-08-30 | 1993-05-19 | Mitsubishi Electric Corp | On chip testing of semiconductor memory devices |
| JPH0283899A (ja) * | 1988-09-20 | 1990-03-23 | Fujitsu Ltd | 半導体記憶装置 |
| JP2993671B2 (ja) * | 1989-01-07 | 1999-12-20 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH02246087A (ja) * | 1989-03-20 | 1990-10-01 | Hitachi Ltd | 半導体記憶装置ならびにその冗長方式及びレイアウト方式 |
| JP2900451B2 (ja) * | 1989-11-30 | 1999-06-02 | ソニー株式会社 | メモリ装置 |
| JPH03238700A (ja) * | 1990-02-15 | 1991-10-24 | Nec Corp | 半導体メモリ |
| GB2247965B (en) * | 1990-09-14 | 1994-08-24 | Samsung Electronics Co Ltd | Dual-port memory device |
| US5276834A (en) * | 1990-12-04 | 1994-01-04 | Micron Technology, Inc. | Spare memory arrangement |
| JPH04212797A (ja) * | 1991-02-12 | 1992-08-04 | Fujitsu Ltd | 半導体記憶装置 |
| JP3247937B2 (ja) * | 1992-09-24 | 2002-01-21 | 株式会社日立製作所 | 論理集積回路 |
| FR2710445B1 (fr) * | 1993-09-20 | 1995-11-03 | Sgs Thomson Microelectronics | Circuit de redondance dynamique pour mémoire en circuit intégré. |
| JP3265076B2 (ja) * | 1993-09-20 | 2002-03-11 | 株式会社東芝 | 半導体記憶装置 |
| JPH07272499A (ja) * | 1994-03-30 | 1995-10-20 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR20000030974A (ko) * | 1998-10-29 | 2000-06-05 | 김영환 | 시리얼 플래쉬 메모리의 소거검증장치 및 방법 |
| US6122208A (en) * | 1999-09-17 | 2000-09-19 | Rambus Inc. | Circuit and method for column redundancy for high bandwidth memories |
| US6278643B1 (en) * | 2000-08-22 | 2001-08-21 | Micron Technology, Inc. | Column redundancy for prefetch |
| US6605903B2 (en) * | 2000-11-30 | 2003-08-12 | Intel Corporation | Selectively activating display column sections |
| US6928377B2 (en) * | 2003-09-09 | 2005-08-09 | International Business Machines Corporation | Self-test architecture to implement data column redundancy in a RAM |
| KR100865824B1 (ko) * | 2006-10-31 | 2008-10-28 | 주식회사 하이닉스반도체 | 메모리 소자 및 리페어 방법 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51118341A (en) * | 1975-04-11 | 1976-10-18 | Hitachi Ltd | Shift register type memory |
| WO1980002889A1 (fr) * | 1979-06-15 | 1980-12-24 | Fujitsu Ltd | Dispositif de memoire a semiconducteur |
| DE3382251D1 (de) * | 1982-03-25 | 1991-05-23 | Toshiba Kawasaki Kk | Halbleiterspeicheranordnung. |
| GB2129585B (en) * | 1982-10-29 | 1986-03-05 | Inmos Ltd | Memory system including a faulty rom array |
| JPS59144098A (ja) * | 1983-02-08 | 1984-08-17 | Fujitsu Ltd | 半導体記憶装置 |
| US4577294A (en) * | 1983-04-18 | 1986-03-18 | Advanced Micro Devices, Inc. | Redundant memory circuit and method of programming and verifying the circuit |
| JPS6120300A (ja) * | 1984-07-09 | 1986-01-29 | Hitachi Ltd | 欠陥救済回路を有する半導体メモリ |
-
1984
- 1984-08-14 JP JP59168772A patent/JPS6148200A/ja active Granted
-
1985
- 1985-08-07 US US06/763,269 patent/US4701887A/en not_active Expired - Lifetime
- 1985-08-13 EP EP85305728A patent/EP0172016B1/en not_active Expired - Lifetime
- 1985-08-13 DE DE8585305728T patent/DE3586375T2/de not_active Expired - Lifetime
- 1985-08-13 KR KR1019850005840A patent/KR910001530B1/ko not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0172016A2 (en) | 1986-02-19 |
| KR870002586A (ko) | 1987-03-31 |
| EP0172016B1 (en) | 1992-07-22 |
| DE3586375D1 (de) | 1992-08-27 |
| EP0172016A3 (en) | 1988-06-08 |
| JPS6148200A (ja) | 1986-03-08 |
| KR910001530B1 (ko) | 1991-03-15 |
| US4701887A (en) | 1987-10-20 |
| DE3586375T2 (de) | 1993-03-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0466079B2 (ja) | ||
| US4394753A (en) | Integrated memory module having selectable operating functions | |
| CA1268549A (en) | Column redundancy for two port random access memory | |
| US4610000A (en) | ROM/RAM/ROM patch memory circuit | |
| US5303192A (en) | Semiconductor memory device having information indicative of presence of defective memory cell | |
| KR100393860B1 (ko) | 랜덤액세스메모리 | |
| KR900005441A (ko) | 반도체 메모리 회로 | |
| EP0187289A2 (en) | Hierarchical memory system | |
| KR890004318A (ko) | 온-칩 입력 데이타 레지스터를 갖고 있는 해독/기입 메모리 | |
| JPH0760594B2 (ja) | 半導体記憶装置 | |
| EP0438273A2 (en) | Semiconductor memory devices having column redundancy | |
| US20040266027A1 (en) | Method and system for fast data access using a memory array | |
| EP0270028A2 (en) | Dual port memory device with improved serial access scheme | |
| US6035381A (en) | Memory device including main memory storage and distinct key storage accessed using only a row address | |
| KR960006014A (ko) | 동기형 반도체 기억 장치 및 그 판독 제어 방법 | |
| JPS621047A (ja) | メモリ回路を有する半導体装置 | |
| JPH1069430A (ja) | 半導体記憶装置 | |
| US20060155940A1 (en) | Multi-queue FIFO memory systems that utilize read chip select and device identification codes to control one-at-a-time bus access between selected FIFO memory chips | |
| JPH0259943A (ja) | 塗潰しパターン発生装置 | |
| JPH04212797A (ja) | 半導体記憶装置 | |
| JP2518614B2 (ja) | 半導体不揮発性記憶装置とその動作方法 | |
| JPH0473175B2 (ja) | ||
| EP0687984A1 (en) | Data processing system having an address/data bus directly coupled to peripheral device | |
| JPS61104499A (ja) | 半導体メモリにおける欠陥回避のための装置及び方法 | |
| US20010055232A1 (en) | Serial access memory and data write/read method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |