JPH03114272A - 感歪センサおよびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、加速度センサ、圧力センサ等の感歪センサに
関する。

〔従来の技術〕

例えば、加速度センサにおいて微小な加速度を検出する
ためには、−船釣に、歪ゲージ素子を配設した梁（以下
、ビーム部という）をより薄肉化することにより、加速
度をうけて変位する重りの変位量を高感度に検出するよ
うにしている。また、圧力センサにおいても同様であり
、検出感度を高くするためにはダイヤフラムの厚みをよ
り薄肉化することが一般的である。

すなわち、これら感歪センサにおいて高感度を得るため
には梁、ダイヤフラム等の起歪部を薄肉化すればよい。

しかし、この薄肉化によって却って振動あるいは過大な
応力に対する機械的強度の低下を招いてしまう。近年、
これら感歪センサの構成されるセンサ部とこのセンサ部
からの出力信号を処理するＩＣ回路部とを同一チップ上
に作り込もうとする要望が強まっており、感歪センサの
超小型化が要求されている。このセンサの小型化に伴い
、上述の起歪部の薄肉化はますます要求され、起歪部で
の強度低下は深刻な問題となっている。

なお、加速度センサにおいては、重りの可動範囲を制限
する。ストッパを設けて、重りが過大な加速度をうけて
大きく変位したとしてもストッパによりこの変位を確実
に停止させて薄肉部での破壊を防止しようとするものも
ある。しかしながら、このものはストッパを構成するた
めに、現状のままではセンサ部が大きなものとなってし
まい、上述したＩＣ回路部との同一チップ化が困難とな
ってしまう。

〔発明が解決しようとする課題〕

本発明は上記実情に鑑みてなされたものであり、高い検
出感度を得ることができるとともに起歪部での破壊を防
止することのできる小型の感歪センサと、この小型の感
歪センサを精度よく製造することのできる感歪センサの
製造方法を提供することを目的とする。

〔課題を解決するための手段〕

上記目的を達成するために、請求項１記載の発明による
感歪センサは、 基板上に、この基板に対して可動状態で支持形成された
起歪部と、 この起歪部に配設されて、該起歪部の歪み量を検出する
半導体感歪素子と、 前記起歪部を補強すべく該起歪部の前記基板との接続部
に配設された支持体と、 前記起歪部の前記基板に対する可動範囲を制限すべく、
前記基板方向以外への前記起歪部の変位量を規定するス
トッパと を有し、 前記ストッパが前記起歪部と前記支持部のうちいずれか
の部と同部材により構成されていることを特徴とし、 また、請求項５記載の発明による感歪センサは、基板の
主表面側に構成された凹部と、 前記基板上に少なくとも一端が支持された起歪部と、 前記凹部内に構成され、前記起歪部によって前記基板に
対して可動状態とされるとともに前記起歪部に荷重する
ための重りと、 前記起歪部に配設されて、前記重りの変位による前記起
歪部の歪み量を検出する半導体感歪素子と を有し、 前記重りと前記起歪部との間に空間を設定し、前記起歪
部における前記基板との接続部がら前記重りとの接続部
までの距離を前記空間の大きさによって決まる長さだけ
長くしたことを特徴とする。

さらに、請求項８記載の発明によって、基板の主表面上
の所定領域に第１膜を堆積する第１の行程と、この第１
膜を介して前記基板上に少なくとも前記第１膜の周縁の
所定位置において、膜厚が厚くなる所定の膜厚パターン
を有する第２膜を堆積し、前記第１膜直上の前記第２膜
の所定位置に半導体感歪素子を形成する第２の工程と、
前記第１膜を選択的に除去して前記基板と前記第２膜と
の間に前記第１膜の膜厚できまる空間を設定する第３の
工程と を含み、前記基板上に膜厚が厚くなった部位により支持
された前記第２膜からなる起歪部を構成することを特徴
とする感歪センサの製造方法を提供し、 請求項１１記載の発明によって、 基板の主表面に、凹部を構成する第１の工程とこの凹部
壁面に所定の膜厚を有する第１膜を堆積する第２の工程
と、 前記第１膜を堆積した凹部内に第２膜を埋込む第３の工
程と、 少なくとも前記第１膜に接して、前記第２膜上に第３膜
を堆積する第４の工程と、 前記第１膜、前記第２膜および前記第３膜を介して、前
記基板上に第４膜を堆積する第５の工程と、 この第４膜を前記第１膜および前記第３膜のうち少なく
ともどちらか一方を表面に露出させる所定の形状にパタ
ーニングする第６の工程と、前記第１膜および前記第３
膜を選択的に除去し、この第３膜の膜厚できまる空間を
前記第２膜と前記第４１Ｊｉの間に設定するとともに、
前記第１膜の膜厚できまる空間を前記第２膜と前記半導
体基板に構成された凹部壁面との間に構成する第７の工
程とを含み、前記凹部内に前記第４膜からなる起歪部に
よって可動状態に支持された前記第２膜からなる重りを
構成することを特徴とする感歪センサの製造方法を提供
する。

〔実施例〕

以下、本発明を図に示す実施例に基づいて説明する。

（第１実施例） 第１図（ａ）〜（Ｃ）には、本発明を適用した加速度セ
ンサの構造図を示す。なお、第１図（ａ）、　（ｂ）は
それぞれ第１図（Ｃ）に示すもののＡＡ断面図、ＢＢ断
面図で、第１図（Ｃ）は平面図である。

以下、本実施例構造を第２〜７図に示す断面図あるいは
平面図を用いて製造工程順に説明する。

なお、第２〜７図において、図（ａ）は第１図（Ｃ）に
おけるＡＡ断面図、図（ｂ）は第１図（Ｃ）におけるＢ
Ｂ断面図である。また、第４図（Ｃ）および第６図（Ｃ
）は平面図である。

まず、例えばｎ型で比抵抗３〜５Ω・印９面方位（１（
１０））を有するＳｉ基板１０１表面に、例えばＳｉＯ
□膜１０２を０．５〜２μｍ程度形成し。

フォトエッチにより所定のパターン形状とする。

本実施例では第４図（Ｃ）に示すように十字形状にパタ
ーニングされており、パターン周辺部には３０〜６０度
のテーパが形成されている。なお、このＳｆＯｚＭ１０
２の代わりに、例えばＰＳＣ膜を形成するようにしても
よく、このものはＰＳＧリフローを行って端部を滑らか
にするようにしてもよい０次に、ＬＰＣＶＤ法等により
ｐｏｌｙｓｉ膜１０３を第１０３〜２０μｍ程度堆積す
る。（第２図（ａ）、　（ｂ）参照） 続いて、フォトエッチによりｐｏｌｙｓｉ膜１０３を第
１０３Ｃ）に示す所定のパターン形状にエツチングしく
第３図（ａ）、　（ｂ）参照）、将来加速度センサの重
りとなるおもり部ｐｏｌｙｓｔ１０４．ビーム支持部と
なる支持部ｐｏｌｙｓｉ１０５を形成する。そして、Ｐ
ＳＧ膜１０６を被着し、第４図（ａ）〜（Ｃ）に示すよ
うに、このＰＳＧ膜１０６をフォトエッチによりパター
ニングする。なお、第４図（Ｃ）はこの工程における平
面図であり、第４図（ａ）。

［有］）はそれぞれ第４図（Ｃ）のＡＡ断面図、ＢＢ断
面図を示す、前述のように第１図（Ｃ）の同断面図に相
当する。

次に、ＬＰＣＶＤ法によりＳｉ、Ｎ、膜１０７を０．０
２〜１　ｐ　ｍ程度形成し、続いてｐｏｌｙｓｉ膜を０
．０２〜０．５μｍ程度形成し、イオン注入によりボロ
ン、リン、Ａｓ等の不純物を導入し、フォトエッチによ
りピエゾ抵抗１０８を形成する（第５図（ａ）、　（ｂ
）参照）、そして、表面にＬＰＣＶＤ法によるＳｉ３Ｎ
４膜あるいはｐｏｌｙｓｉの熱酸化によるＳｉＯ□膜あ
るいはＣＶＤ法によるＳｉＯ□膜を被着し、ピエゾ抵抗
１０Ｂとのコンタクトホールを開口し、Ａｌ配線層を形
成する（図示路）。

引き続き、プラズマ窒化膜（以下、Ｐ−３ｉＮ膜とする
）１０９を０．５〜１μｍ程度形成する。

そして、第６図（Ｃ）に示すように、Ｐ−３ｉＮ膜１０
９および５１ｓＮａ膜１０７をフォトエッチにより所定
のパターン形状にエツチングして、ＰＳＧ膜１０６．Ｓ
ｉＯ□膜１０２等を露出させる。

なお、第６図（Ｃ）はこの工程における平面図であり、
第６図（ａ）、　（ｂ）は第６図（Ｃ）のそれぞれＡＡ
断面図。

ＢＢ断面図に相当する。

そして、ＨＦ系のエツチング液により、ＰＳＧ膜１０６
．ＳｉＯ□膜１０２を選択的にエツチング除去する（第
７図（ａ）、　（ｂ）参照）。そして、このＳｉＯ□膜
１０２およびＰＳＧ膜１０６の除去により、各々の膜厚
、パターン形状で決定される空間部１１０および１１１
が形成され、第１図（ａ）〜（Ｃ）に示される加速度セ
ンサが製造される。

すなわち、Ｐ−３ｉＮ膜１０９およびＳｆ、Ｎ。

膜１０７を所定のパターン形状にエツチングしてＳｉＯ
□膜１０２を選択除去することにより、第１図（ロ）、
（Ｃ）に示すように、ＳｉＯ□膜１０２の膜厚および形
状で決定される空間部１１０が形成され、加速度センサ
の重りの部分となるおもり部ｐｏｌｙｓｉ１０４がＰ−
３ｔＮ膜１０９と５ｉｚＮ４膜１０７による加速度セン
サのビーム部で支持形成される。また、同時に、第１図
（ａ）、　（Ｃ）に示すように、Ｓｉｎ、膜１０２除去
による空間部１１０とＰＳＧ膜１０６除去による空間部
１１１とにより、おもり部ｐｏｌｙｓｉ１０４は可動状
態に分離形成される。このとき、Ｓｉ基板１０１は下部
ストッパとなり、この下部ストッパまでのギャップ距離
はＳｉＯ□膜１０２の膜厚で決定される。

一方、Ｐ−３ｉＮ膜１０９および５ｉｉＮａ膜１０７に
より上部ストッパあるいは横方向の動きに対するストッ
パが構成され、この上方向、横方向のストッパまでのギ
ャップ距離はＰＳＧ膜１０６の膜厚で決定される。また
、この上部ストッパはビーム部を構成するＰ−３ｉＮ膜
１０９と５ｉｓＮ４膜１０７と同じものであり、これら
Ｐ−３ｉＮ膜１０９、　　Ｓ　ｉ、Ｎ、膜１０７のパタ
ーニングにより同時に形成されるものである。そのため
、おもり部ｐｏｌｙｓｉ１０４に対してストッパ位置を
精度よく形成することが容易に可能となる。

本実施例による加速度センサは、第１図に示すように、
ビーム部の両端において支持部ｐｏｌｙＳｉ１０５によ
り基台としてのＳｉ基板１０１に固定されている。すな
わち、ビーム部の端部をビーム部より厚い支持部で固定
することによりビーム部の強度は高くなり、センサを高
感度にするためにビーム部を薄く構成したとしても、ビ
ーム部の破壊を防ぐことができる。

また、上下あるいは左右方向への加速度センサの重りの
移動に対して制限を与えるストッパも形成されており、
このストッパによってもビーム部の破壊を防止すること
ができる。さらに、そのストッパにおいてそのギャップ
距離がＳｉ０ｇ膜あるいはＰＳＧ膜の膜厚により基板１
枚ずつ任意に設定でき、精度のそろったものが多量に作
製可能である。

また、製造工程時に汚染物、ゴミ、薬品等の溜まり易い
空間部１１０はウニハエ程の最後に形成されるから、ウ
ェハ状態で安定して作製することができる。時に、高温
プロセスでは基板に付着した汚染物等による製造装置の
汚染あるいは汚染物の基板内への拡散等が問題となり易
い。しかしながら、本実施例のように製造すれば、高温
プロセス時には空間部がないために、上記の如く種々の
不具合は防止できる。

又本実施例によると第１図℃）に示すようにビーム部１
０７，１０９．支持部１０５およびおもり部１０４によ
って構成される面Ｓ１がＳｉ基板１０１の主表面Ｓ２と
略平行な平滑な面に形成されているので、この面Ｓ１が
凹凸であるものと比較すると、面Ｓ１と面Ｓ２との間隔
を精度良く設定しやすくなる。

なお、上記実施例において、第５図に示す工程のピエゾ
抵抗１０８形成時、ピエゾ抵抗形成予定位置のみにＰｏ
１ｙＳｉ膜を残すようにエツチングしてピエゾ抵抗１０
Ｂを形成していたが、上部ストッパとなる部分にも残し
ておけば上部ストッパ部はその分厚く構成することがで
き、上部ストッパの強度をさらに増加することができる
。

また、本実施例は薄いビーム部を厚い支持部により確実
に基板上に固定して強度を向上するものであり、その目
的を逸脱しない範囲で形状の種々変形実施が可能である
。例えば、上記実施例ではいわゆる両持ちぼり型に構成
するものであったが、これに限らず片持ちぼり型あるい
は三方向、四方向等の多方向にて支持するものであって
もよい。

また、Ｓｉｎ、膜１０２．ＰＳＧ膜１０６゜ＰｏｌｙＳ
ｉ層１０３のパターン形状あるいはＰＳｉＮ膜１０９．
　Ｓ　１ｓＮａ膜１０７のエツチングパターン等も上述
のものに限らず、他の形状にバターニングしてもよいこ
とは言うまでもない。

（第２実施例） 上記第１実施例は加速度センサに適用したものであった
が、次に第８図〜第１１図を用いて、圧力センサに適用
したものを製造工程にしたがって説明する。

まず、第８図に示す如く、例えばｎ型で比抵抗３〜５Ω
・ｃｍ、面方位（１（１０））を有するＳｉ基板２０１
表面に、例えばＰＳＧ膜２０２を０．５〜２μｍ程度被
着し、将来圧力センサのダイヤフラムとなる大きさの所
定のパターン（円形あるいは矩形）をフォトエッチによ
り形成する。次にこのＰ　Ｓ　Ｇ＠をいわゆる軟化点以
上の温度にあげ、ＰＳＧ膜端部を滑らかにするＰＳＧリ
フローを行う。

なお、本実施例ではＰＳＧ膜を用いているが、第１実施
例の時と同様にＳｉＯ□膜であってもよい。

続いて、ＬＰＣＶＤ法により第１の５ｆｉＮｎ膜２０３
を０．０２〜０．５μｍ程度形成し、さらにＬＰＣＶＤ
法によりノンドープの第１（７）ＰｏｌｙＳｉＭ２０４
全面にリンをイオン注入して導電型をｎ型とし、さらに
、所定位置にボロンをイオン注入することにより、導電
型を反転させてピエゾ抵抗２０５および配線層として用
いる高濃度拡散層２０６を形成する。（第８図参照）な
お、ピエゾ抵抗２０５．高濃度拡散Ｎ２０６以外の部分
を本実施例ではｎ型としているが、ノンドープの状態で
あってもよい。

次に、第９図に示すようにＬＰＣＶＤ法により第２＋７
）ＳｔｓＮ４膜２０７を０．０２〜０．５μｍ程度形成
し、さらにＬＰＣＶＤ法により第２のＰｏ１ｙＳｉ膜２
０８を０．５〜２０　ｐ　ｍ堆積する。

そして、フォトエッチにより第１０図に示すように、ダ
イヤフラム形成予定位置のほぼ中央部および周辺部に第
２のＰｏ１ｙＳｉ膜２０８が残されたパターン形状にエ
ツチングする。この第２のＰｏ１ｙＳｉ膜２０８のパタ
ーニングにより中央部Ｐｏ１ｙＳｉ２０９および周辺部
Ｐｏ１ｙＳｉ２１０が構成される。

続いて、ピエゾ抵抗２０５の抵抗変化を取りだすための
コンタクトホール２１１を第１１図に示すように第２の
５ｉｘＮ＜膜２０７に開口し、図示しないｒｃ＠ｍ部と
電気的に接続するためのＡＡ配線層２１２を形成する。

そして、Ｓｉ基板２０１裏面にはＰ−３ｔＮ膜２１３を
０．５〜２μｍ２μｍ程し、所定のパターンを形成した
５０、例えばＫＯＨによるアルカリエツチングにより基
板裏面よりエツチングして圧力導入孔２１４を形成する
。

それにより、基板裏面にはＰＳＧ膜２０２が露出され、
次にＨＦ系のエツチング液にてＰＳＧ膜２０２を選択除
去することにより、空間部２１５が形成される。

以上により、第１のＳｉ３Ｎ４膜２０３．第１のＰｏ１
ｙＳｉ膜２０４および第２の５ｉｚＮ４膜２０７にてダ
イヤフラム部２１６が構成された圧力センサが製造され
る。

本実施例の圧力センサは薄いダイヤフラム部２１６の周
辺部を周辺部Ｐｏ１ｙＳｉ２１０により確実に保持して
いるためにその強度を高めることができるとともに、圧
力導入孔２１４からの過剰な圧力印加に対して安定性を
高めることができる。

なお、第１１図に示す本実施例において、中央部Ｐｏ１
ｙＳｉ２０９により公知の如く測定精度等出力特性の安
定化が確保できるとともに、中央部Ｐｏ１ｙＳｉ２０９
は中央部に配置されたピエゾ抵抗２０５への応力が大き
くなるように、また周辺部Ｐｏ１ｙＳｉ２１０は周辺部
に配置されたピエゾ抵抗への応力が大きくなるように配
設されており、感度よく圧力を検出することができる。

また、本実施例においても、第１実施例と同様に空間部
の形成がウニハエ程の最後に行われるため、ウェハ状態
で安定して作製することができ、ＩＣ回路部と同一チッ
プ上に作り込むことが容易である。

なお、本実施例はダイヤフラム部をその周辺部において
厚い支持部により確実に基板上に固定するものであり、
その目的を逸脱しない範囲で種々の変形実施が可能であ
る。例えば、本実施例においては中央部Ｐｏ１ｙＳｔ２
０９を形成し、前述のように出力増大および特性の安定
化を図るものであったが、本実施例で示した製造方法に
よればこれを構成しない圧力センサも作製することがで
きる。また、第１２図に示すように中央部Ｐｏ１ｙＳｉ
２０９および周辺部Ｐｏ１ｙＳｉ２１０がダイヤフラム
部２１６構成部の下側にくるような構造であってもよい
。このものは第１実施例で説明した製造方法と同様にし
て製造すればよい。

（第３実施例） 次に、上記第２実施例において、圧力導入孔２１４から
の圧力印加に対応したダイヤフラム部２１６の移動量に
制限を与えるストッパ、すなわち上部ストッパを構成し
てダイヤフラム部の強度をさらに向上するようにした例
を第１３図〜第１８図を用いて説明する。

まず、第８図で説明した工程と同様にして、Ｓｉ基板３
０１上に所定形状の第１のＰＳＧ膜３０２゜第１の５ｓ
ｓＮａ膜３０３．ピエゾ抵抗３０５および高濃度拡散層
３０６を形成した第１のＰｏ１ｙＳｉ膜３０４を順次形
成する。そして、第１３図に示すように第２のＳｉ、Ｎ
、膜３０７を第１（７）Ｓ　ｉ３Ｎ４膜３０３と同様ニ
０．０２〜０゜５μｍ程度堆積し、さらに第２のＰＳＧ
膜３０Ｂを将来ダイヤフラムとなる領域に形成する。

次に、第１４図に示すように、ＬＰＣＶＤ法により第２
（７）Ｐｏ１ｙＳｉ膜３０９をｏ、５〜５ｏｌＩｍ程度
堆積し、第１８図の平面図に示すように、フォトエッチ
により将来ダイヤフラムとなる部分を覆う所定の形状に
このＰｏ１ｙＳｉ膜３０９をパターニングする。なお、
このエツチングと同時に残されるＰｏ１ｙＳｉ領域にエ
ツチング孔３１０を開口しく第１５図および第１８図参
照）、第２のＰＳＧ膜３０８をエツチング孔３１０が露
出させる。

そして、ピエゾ抵抗３０５の抵抗変化を取り出すための
コンタクトホール３１１を第１６図に示すように第２の
Ｓ＋３Ｎａ膜３０７に開口し、図示しないＩＣ回路部と
電気的に接続するためのＡ２配線層３１２を形成する。

そして、Ｓｉ基板３０１の裏面にはＰ−３ｉＮ膜３１３
を０．５〜２　ｐ　ｍ程度形成し、所定のパターンを形
成した５０、例えばＫＯＨによるアルカリエツチングで
第１６図に示すように圧力導入孔３１４を形成し、基板
裏面に第１のＰＳＧ膜３０２を露出させる。

続いて、ＨＦ系のエツチング液にて基板の裏面および表
面から第１のＰＳＧ膜３０２および第２のＰＳＧ膜３０
８を選択除去して、空間部３１５および３１６を形成す
る。

以上により、第１のＳｉ、Ｎ、膜３０３．第１のＰｏ１
ｙＳｉ膜３０４および第２の５ｌｓＮ４膜３０７にてダ
イヤフラム部３１７を構成する圧力センサが製造される
。なお、上部ストッパはダイヤフラム部３１７をその周
辺部で支持するＰｏ１ｙＳｉ膜３０９で形成され、ダイ
ヤフラム部３１７の上部ストッパまでのギャップ距離は
第２０ＰＳＧＷＪ３０Ｂの膜厚にて決定される。また、
ダイヤフラム部３１７と基台としてのＳｉ基板３０１と
の間には第１のＰＳＧ膜３０２の膜厚で決定されるギャ
ップが形成される。以上述べたように、本実施例では圧
力導入孔３１４からの圧力印加に対するダイヤフラム部
３１７の可動範囲をストッパにより限定することができ
る。

また、ストッパはダイヤフラムの上下両面に形成される
ので、両方向からの圧力印加に対応することができ、い
わゆる相対圧センサに適用することもできる。

なお、第１８図に示すように上記第３実施例ではダイヤ
フラムを矩形に構成しているが、それに限らず、例えば
円形に構成してもよい。

（第４実施例） 上記第１〜第２実施例においては、空間部をＳｉＯ□膜
あるいはＰＳＧ膜を堆積させておいて後工程でこれらを
選択除去するようにして製造するものであったが、この
充填材はこれら５ｔｏｔ。

ＰＳＧに限らず、例えばＰｏ１ｙＳｉであってもよい。

このＰｏ１ｙＳｉを用いた例を以下第１９〜２１図に基
づいて説明する。第１９〜２１図は圧力センサに適用し
た一例を示す製造工程順の構造断面図である。なお、上
記種々の実施例ではセンサ部の構造のみを説明したが、
本実施例ではセンサ部からの出力信号を処理するＩＣ回
路部も併せて図示して説明する。

まず、Ｓｉ基板４１０上に熱酸化等によってＳｉｎｇ膜
４０２を被着すル、ソシテ、ＬＯＣＯ３法等により厚い
フィールド酸化膜４０３を形成し、将来センサ部となる
領域とＩＣ回路となる領域を区画分離する。そして、セ
ンサ部領域のＳ　ｌ　ｏｇ膜４０２上にＬＰＣＶＤ法に
より所定の膜厚のＰｏ１ｙＳｉ膜４０４を将来ダイヤフ
ラムとする所定のパターン形状（本実施例では円形とす
る）に堆積する。この時、第１９図に示すように、ＩＣ
回路部の例えばＭＯＳＦＥＴ等のゲート電極を同時に形
成するようにしてもよい。続いて、５ｔｚＮ４膜４０５
．ピエゾ抵抗等を構成するＰｏ１ｙＳｉ膜４０６および
Ｓｉ３Ｎ４膜４０７を順次センサ部のＰｏ１ｙＳｉ膜４
０４上に形成する。同時に、一般に行われるようにして
ＩＣ回路部を形成し、さらに所定のコンタクトホールを
開口して、所定のパターンにＡｆ配線Ｎ４０８を形成す
ることにより、第１９図に示すようにセンサ部とＩＣ回
路部とを電気的に接続する。そして、パッジベージ目ン
用として第１のＰ−３ｉＮ膜４０９を基板表面全面に被
着し、ＩＣ回路部には所定のワイヤボンディング用のパ
ッド部４１０を形成する（第１９図参照）。

次に、第２０図に示すように、ＣＶＤ法等により所定の
膜厚のＰＳＧＳ過膜１を被着し、所定のパターン形状に
パターニングした後、所定の膜厚の第２のＰ−３ｉＮ膜
４１２をＰＳＧ膜４１１上に被着する。一方、基板裏面
にも第３のＰ−３ｉＮ膜４１３を被着する。

そして、第２１図に示すように、第２のＰ−３ｔＮ膜４
１２を所定のパターン形状にパターニングして、センサ
部のダイヤフラムとなる領域上にのみ第２のＰ−３ｉＮ
膜を残すようにする。また、この残した第２のＰ−３ｉ
Ｎ膜４１２には上記パターニングと同じくして例えば円
形のエツチング孔４１４を開口する。

引き続き、基板表面よりＨＦ系のエツチング液にてＰＳ
ＧＳ過膜１を選択的に除去し、センサ部には空間部４１
５を構成し、一方、ＩＣ回路部はボンディング用パッド
４１０を露出させる。なお、ＩＣ回路部において上述の
第２のＰ−３ｉＮ膜４１２のパターニングはワイヤボン
ディング用のパッド部４１０が基板表面に露出できる形
状であればよく、その領域以外にＰＳＧＳ過膜１．第２
のＰ−３ｉＮ膜４１２が残されていても問題はない。

この第２のＰ−３ｉＮ膜４１２のパターニングおよびＰ
ＳＧＳ過膜１の選択除去による空間部４１５の構成によ
り、第３実施例のときと同様に周辺支持部と上部ストッ
パが構成される。なお、第３実施例ではこれらをＰｏ１
ｙＳｉで形成していたが、本実施例ではＰ−３ｉＮ膜で
形成している。

次に、基板裏面の第３のＰ−３ｉＮ膜４１３とマスクと
してＳｉ基板４０１をＫＯＨ等によって基板裏面から異
方性エツチングを施し、圧力導入孔４１６を形成する。

なお、この時Ｓｉｎ、膜４０２はエツチングストッパと
して作用する。そして、ｓｔｏｗ膜４０２をＴ（Ｆ系の
エツチング液にて除去し、続いて、Ｐｏ１ｙＳｉ膜４０
４をＫＯＨ液によりエツチング除去する。この時、Ｐｏ
１ｙＳｉ膜は多結晶構造であるために、エツチングは等
方的に進行する。基板裏面からのＰｏ１ｙＳｉ膜４０４
の除去により、空間部４１７が形成され、Ｓｉ、Ｎ、膜
４０５，４０７および第１のＰ−３ｉＮ膜４０９からな
るダイヤフラム部４１８が構成される。

以上述べたように充填材層がＰｏ　Ｉ　ｙＳ　ｉであっ
ても、その形状膜厚で決まる空間部は良好に形成するこ
とができる。また、製造工程時に汚染物。

ゴミ、薬品等が溜まり易い空間部の形成は、ＩＣ回路部
のプロセスより後であるために、作動安定性あるいは信
幀性の劣化に懸念することな（工程を流すことができる
。

なお、上記実施例においてダイヤフラム部４１８を５ｉ
ｘＮ４膜４０５，４０７および第１のＰ−３ｉＮ膜４０
９で構成しているが、第１９図に示す工程時にＰ−３ｉ
Ｎ膜４０９を堆積した後に表面を平坦化するようにして
おけば、ダイヤフラム部４１８の厚みの均一性は向上さ
れ、出力特性をさらに良好とすることができる。

また、本実施例も種々の変形実施が可能である。

上記実施例ではダイヤフラム形状を円形とするものであ
るので、例えば第２０図に示す工程でセンサ部のＰＳＧ
膜４１１の形状パターンをリング状とし、第２２図に示
すように第２のＰ−３ｉＮ膜４１２堆積後、表面に例え
ばＴｉ、Ｎｉ、Ａｕ等を順次形成した金属層４１９、お
よびはんだ層４２０を形成し、リング状の穴部４２１を
開設してＰＳＧ膜４１１を除去すれば固定部４２２をダ
イヤフラム部４１８中夫に有する圧力センサ（第２２図
参照）が得られる。このものは、ダイヤフラム部４１８
周辺において、Ｐ−３ｉＮ膜４１２゜金［１１４１９お
よびはんだ層４２０からなる支持部で確実に固定される
とともに、同部材よりなる上部ストッパで確実にダイヤ
フラム部４１８の変位を停止させることができる。なお
、ダイヤフラム部４１８中央の固定部４２２のはんだ層
は形成してなくてもよい。また、固定部４２２を重りと
して加速度センサとして適用することもできる。

上記第１〜第４実施例においては、起歪部と基板との接
続部に厚肉の支持部を設けて薄肉状の起歪部を補強しよ
うとするものであったが、検出感度は起歪部の長さにも
起因することから、以下、起歪部の長さを限られた領域
内でできるだけ長くとるようにして感度向上を狙ったも
のを加速度センサを例にとって説明する。

（第５実施例） 第２３〜３２図は本実施例の一製造工程順の断面図であ
る。以下、本実施例を図に示す製造工程にしたがって説
明する。

まず、第２３図に示すように、例えばｎ型で比抵抗３〜
５Ω−ｃｍ、面方位（１（１０））のＳｔ基板５０１上
に０．１〜１　ｐ　ｍ程度の熱酸化Ｓｉｎ、膜５０２を
所定パターンに形成する。そして、このＳｉＯ□膜５０
２をマスクとして、例えばＫＯＨ溶液によるアルカリエ
ッチにより、第２４図に示すように１〜２０μｍ程度の
所定の深さを有する凹部５０３を形成する。続いて、Ｓ
ｉｎｇ膜５０２を除去し、再び全面に０．１〜２μｍ程
度のＳｉＯ□膜５０４を熱酸化により形成する（第２４
図参照）、そして、ＬＰＣＶＤ法により第１のＰｏ　１
　ｙＳ　ｉ膜５０５を堆積し、続いてＬＰＣＶＤ法によ
り０．１〜ｌａｍ程度の５１３Ｎ４膜５０６を形成する
（第２５図参照）。さらに、第２６図に示すように第２
のＰｏ１ｙＳｉ膜５０７を堆積し、この第２のＰｏ１ｙ
Ｓｉ膜５０７を研磨により平坦化し、第２７図に示すよ
うに表面に５ｉ３Ｎ４膜５０６を露出させる。

次に、第２８図に示すように第２のＰｏ１ｙＳｉ膜５０
７をフォトエッチ等によって蝕刻して所定領域に所定パ
ターンの凹部５０８を形成し、熱酸化により第２のＰｏ
１ｙＳｉ膜５０７の表面に０゜１〜２μｍ程度の５ｔｏ
ｔ膜５０９を形成する。

この凹部５０８の形成により、後に加速度センサの重り
の厚さ方向の形状が決定される。続いて、熱リン酸によ
り表面に露出している５ｉｓＮ４膜５０６のみを除去し
、ＬＰＣＶＤ法で第３のＰｏ１ｙＳｉ膜５１０を堆積す
る（第２９図参照）。

さらに、この第３のＰｏ１ｙＳｉ膜５１０を第３０図に
示すように表面にＳｉｎｇ膜５０４が現れるまで表面研
磨により平坦化する。

そして、Ｓｉ基板５０１の図示しない周辺部には出力信
号処理用のＩＣ回路等を通常のＩＣ製造技術により形成
しておき（図示略）、表面に０．１〜１μｍ程度のＳ１
＊Ｎａ膜５１１を形成する。

さらに、１（１０）人〜１μｍ程度にＰｏ１ｙＳｉ膜５
１２を堆積し、所定の位置に二〇ＰｏｌｙＳｉ１１ｉ５
１２によるピエゾ抵抗５１３を形成し、前述の図示しな
いＩＣ回路部と図示しないＡ１配線により電気的に接続
する。そして、プラズマＣＶＤ法によりＰ−３ｉＮ膜５
１４を全面に０．１〜２　、！／　ｍ程度被着し、続い
て、将来加速度センサのビーム。

重りとなる領域を基板５０１から分離するための所定の
パターンにＰ−３ｉＮ膜５１４およびＳｉ、Ｎ。

膜５１１にエツチング溝５１５を形成する（第３１図参
照）。続いて、例えばＫＯＨ熔液等定よるアルカリエツ
チングにより、第１のＰｏ１ｙＳｉ膜５０５および第３
のＰｏ１ｙＳｉ膜５１０を選択的にエツチング除去し、
第３２図に示す加速度センサが製造される。

以上のようにして製造された加速度センサは、第３２図
に示すようにビーム部と上部ストッパがＳｉ、Ｎ、膜５
１１およびＰ−３ｉＮ膜５１４の同一材料で同時に形成
されている。すなわち、上部ストッパは精度よく位置設
定することができ、また超小型に形成できる。なお、上
部ストッパ部は５ｉｓＮ４膜５１１およびＰ−３ｉＮｉ
１５１４の間にピエゾ抵抗５１３を形成するときのＰｏ
１ｙＳｉ膜５１２を残しておくことにより、その強度を
高くしている。さらに、第３３図に示すようにビーム部
にもＰｏ１ｙＳｉ膜５１２を残せば、ビーム部の強度も
向上される。また、第２のＰｏ１ｙＳｔ膜５０７で構成
される加速度センサの重りは上部ストッパおよび基板５
０１によりその可動範囲が上下左右方向に制限されてお
り、この可動範囲を決定する空間部５１６の大きさは最
後の工程で選択的にエツチング除去される第３のＰｏ　
１　ｙＳ　ｉ膜５１０および第１のＰｏ１ｙＳｉ膜５０
５の厚さで設定される。

さらに、本構造においては、第２４図に示す工程で形成
した凹部５０３のほぼ全体に埋めこまれた重りで超小型
の加速度センナをつくることができ、さらに第３のＰｏ
１ｙＳｉ膜５１０できまる重り上側の空間部５１６ａに
よって、重りとビームの接続部をビームの先端方向へず
らすように、すなわち空間部５１６ａによって決まる長
さだけ薄肉部分を長（するようにしているため、高怒度
に出力を得ることができる。すなわち、小さな凹部空間
を有効に活かして、検出感度を高くすることができる。

なお、空間部５１６ａの形状は第２８図に示す工程で形
成する°凹部５０８のパターン形状で決定される。

また、空間部の形成は、製造工程の最後であるため、上
記種々の実施例で述べたようにウェハ状態で安定して工
程を流すことができる。

なお、第３２図あるいは第３３図に示すものは片持ちは
り片であったが、複数のはりによって支持されるもので
あってもよい、第３４図（ａ）、　（ｂ）に四方持ちぼ
り型の例を示す。第３４図（ａ）は平面図。

第３４図（ｂ）は同図（ａ）のＡＡ断面図である。この
ものは、基板５０１に設けられた凹部の壁が重りの下方
向あるいは横方向の動きに対してストッパとなる。さら
に、第３４図（ａ）、　（ｂ）に示すものに上部ストッ
パを構成したものを、第３５図（ａ）、　Ｑ））に示す
、ここで、第３５図（ａ）は平面図、同図（ｂ）は同図
（ａ）に示すもののＡＡ断面図である。第３４図、第３
５図かられかるように、ビーム形状およびこのビームと
同一材料（Ｓｉ、Ｎ、膜５１１．Ｐ−３ｉＮ膜５１４）
よりなる上部ストッパの有無あるいは形状が第３１図に
示す工程で形成するエツチング溝５１５のパターン形状
によって決定される。

また、第３４図（ａ）、　（ｂ）に示すものにおいて、
感度を上げるために重りの周辺部に重りを追加した例を
第３６図（ａ）〜（Ｃ）に示す、なお、第３６図（ａ）
は平面図でそのＡＡ断面図、ＢＢ断面図をそれぞれ同図
（ｂ）、　（Ｃ）に示す。追加された重りは第２のＰｏ
１ｙＳｉ膜５０７ａ、５ｔ３Ｎａ膜５１１およびＰ−３
ｉＮ膜５１４からなり、これらは第２８図は示す工程で
の凹部５０８のパターン形状および第３１図に示す工程
でのエツチング溝５１５のパターン形状の変更で構成で
きる。

次に、第３７図（ａ）〜（Ｃ）に基板５０１に形成する
凹部中央に凸部を構成し、この凸部周りの凹部に四角リ
ング状に重りを構成するようにしたものを示す。なお、
第３７図（ａ）は平面図で、そのＡＡ断面図、ＢＢ断面
図を各々同図（ｂ）、　（Ｃ）に示す。このものはこの
中央の凸部にて加速度センサの重り。

ビームを支持しており、重りの偏りによるビームへのひ
ねりを確実に防止することができ、さらに検出感度を向
上することができる。なお、このものは、第２３〜３２
図に示す工程において、ＳｉＯ膜５０２等のパターン形
状の変更のみで製造できる。また、ピエゾ抵抗５１３か
らの配線５１３ａの取り出し部５１７は、エツチング溝
５１５のパターン形状で設定され、ビーム、上部ストッ
パと同部材で同時に形成される。さらにこの配線取り出
し部５１７は上部ストッパとしても機能する。

なお、配線５１３ａはピエゾ抵抗５１３と同じＰｏ１ｙ
Ｓｉよりなる高濃度拡散層であるが／１等の配線を用い
てもよい。

なお、上記第５実施例では、加速度センサのビーム、重
りを形成するために選択除去する充填材が第４実施例同
様Ｐｏ１ｙＳｉによるものであったが、第１〜第３実施
例に示すようにＳｉＯ□あるいはＰＳＧによるものであ
ってもよい。次に、ＰＳＧを用いた一例を第６実施例と
して第３８図〜第４２図（ａ）〜（Ｃ）に示す製造工程
にしたがって説明する。

（第６実施例） まず、第３８図に示すように、Ｓｔ基板６０１に所定形
状の凹部を形成し、第１のＰＳＧ膜６０２を所定の膜厚
に形成し、次いでＰｏ１ｙＳｉ膜６０３を堆積し、凹部
を埋め込む。次に、第３９図に示すように表面の研磨に
より表面の平滑化を行う。続いて、第２のＰＳＧ膜６膜
種０４定の膜厚、所定のパターン形状に形成し、第４０
図に示すようにステップカバレッジをよくするためにＰ
ＳＧリフローを行い、端部を滑らかにする。

次ち、上記種々の実施例と同様にして、第４１図に示す
如く、Ｓｉ、Ｎ、膜６０５．Ｐｏ１ｙＳｉによるピエゾ
抵抗６０６１図示しないＩＣ回路部とピエゾ抵抗６０６
とを電気的に接続するＡｆ配線層（図示略）、Ｐ−３ｉ
Ｎ膜６０７を順次形成する。そして、第４２図（ａ）、
　（Ｃ）に示すように、Ｐ−３ｉＮ膜６０７および５ｔ
ｚＮ４膜６０５を所定形状にバターニングしてエツチン
グ溝６０８を形成する。このエツチング溝６０８により
、将来加速度センサのビーム、上部ストッパとなる傾城
が設定される。そして、ＨＦ系のエツチング液にて第２
のＰＳＧ膜６膜種０４び第１のＰＳＧ膜６０２を選択的
に除去し、第４２図（ａ）〜（Ｃ）に示すように空間部
６０９および６１０を構成し、Ｐｏ１ｙＳｉ膜６０３よ
りなる重りをＳｉ３Ｎ４膜６０５およびＰ−３ｔＮ膜６
０７よりなるビームにて可動状態に支持形成する。

以上のように本実施例による加速度センサは、ビーム、
上部ストッパが同一部材で同時に構成されており、Ｐｏ
１ｙＳｉ膜６０３よりなる重りの可動範囲は第１のＰＳ
Ｇ膜６０２および第２のＰＳＧ膜６膜種０４厚で設定さ
れる。また、基板６０１は重りの下方向あるいは左右方
向の動きに対するストッパとして働く。

なお、二のＰＳＧを充填材とするものにおいても、第５
実施例で述べたように種々の変形実施が可能であること
は言うまでもない。

さらに、第５．第６実施例においても第１〜第４実施例
の様に、基板とビームとの接続部に厚い支持部を設けて
補強するようにしてもよい。

以上、第１〜第６実施例で詳述したように本発明によれ
ば、ＩＣ回路を構成する同一基板上に、ビームやダイヤ
フラム等の薄肉部、薄肉部が応力をうけることによって
変位するその変位量を制限するためのストッパ等より構
成される超小型の感歪センサを作り込むことができる。

また、超小型に形成しても、薄肉部の強度が確保できる
とともに、高い検出感度も実現でき、さらに、パターン
形状あるいは膜厚等の変更によって、例えば検出感度の
異なる多種類のものが同時にしかも同一基板上に精度よ
く作製することができるため、広範囲にわたって測定で
きるワイドレンジ構成とすることが可能である。例えば
、第３．第４実施例に示した圧力センサにとって説明す
ると、このものはダイヤフラムの変位方向に対してスト
ッパを有していることから、第４３図に示すようにダイ
ヤフラムの異なる圧力センサをＩＣ回路部と同一チップ
上に複数個作り込むことができ、ダイヤフラムサイズに
応じて低い圧力から高い圧力まで測定することができる
。すなわち、この場合ダイヤフラムサイズの大きいもの
が低圧の検出を受は持っており、高い圧力が印加された
ら該ダイヤフラムのストッパによってダイヤフラムの破
壊を防ぎ、よりサイズの小さいダイヤフラムにてこの圧
力を検出するという様に順次圧力測定する（第４４図参
照）。なお、この複数個のダイヤフラムによる圧力検出
の切替えは、同一チップ上に作り込まれたＩＣ回路部の
制御により、例えば第４４図に示す如く、あらかじめ設
定しておいた値ａ、ｂで切替える様にしてもよいし、出
力特性、例えば第４４図において各ダイヤフラムからの
出力特性の折れまがり点、すなわちそのダイヤフラムの
ストッパ作動点を検知して切替えるようにしてもよい。

なお、第４４図において特性線Ａ、Ｂ、Ｃは各々第４３
図に示す圧力センサＡ、Ｂ、Ｃからの出力特性である。

なお、第４３図に示すワイドレンジ構成ではダイヤフラ
ムサイズの異なるものを複数個配置するものであったが
、ダイヤフラムの厚さの異なるものを配置するようにし
てもよい、また、このワイドレンジ構成は加速度センサ
においても適用できることは言うまでもなく、加速度セ
ンサの場合はビームの長さ、厚さ等の異なるものを配置
するようにすればよい。特に、第５．第６実施例に示す
ものは、各センサの領域を同一にしてビームの長さを変
更できるため、センサ配置におけるレイアウト上有効で
ある。

〔発明の効果〕

以上述べたように、本発明の感歪センサは、センサを小
型に作製しても高い検出感度を得ることができるととも
に起歪部での破壊を防止することができるという優れた
効果がある。

また、本発明の製造方法は、半導体基板内に空間部をつ
くることなく、半導体基板上に順に膜で堆積していき、
パターニング、選択除去により最終的に感歪センサを構
成するようにしているために、本発明の製造方法によれ
ば感歪センサを小型にしかも精度よく製造することがで
きるという優れた効果がある。

【図面の簡単な説明】

第１図（ａ）〜（Ｃ）は、第１実施例の概略構造図で、
同図（ａ）、［有］）は各々同図（Ｃ）に示すもののＡ
Ａ断面図。 ＢＢ断面図、同図（Ｃ）は平面図、 第２図〜第７図は第１実施例の製造工程順の断面図で、
各々の図（ａ）、　（ｂ）はそれぞれ第１図（Ｃ）のＡ
Ａ断面、ＢＢ断面の製造工程順の断面図、第４図（Ｃ）
、第６図（Ｃ）はそれぞれ同図（ａ）、　（ｂ）におけ
る平面図、 第８図〜第１１図は第２実施例の製造工程順の断面図、
第１２図は第２実施例の他の概略構造を示す断面図、 第１３図〜第１７図は第３実施例の製造工程順の断面図
、第１８図は第３実施例の平面図、第１９図〜第２１図
は第４実施例の製造工程順の断面図、第２２図は第４実
施例の他の概略構造を示す断面図、 第２３図〜第３２図は第５実施例の製造工程順の断面図
、第３３図は第５実施例の他の概略構造を示す断面図、
第３４図（ａ）、　（ｂ）は第５実施例の他の概略構造
図で、第３４図（ａ）は平面図、第３４図（ロ）は同図
（ａ）に示すもののＡＡ断面図、第３５図（ａ）。 伽）は第５実施例の他の概略構造図で、第３５図（ａ）
は平面図、第３５図（ロ）は同図（ａ）に示すもののＡ
Ａ断面図、第３６図（ａ）〜（Ｃ）は第５実施例の他の
概略構造図で、第３６図（ａ）は平面図、第３６図（ｂ
）は同図（ａ）に示すもののＡＡ断面図、第３６図（Ｃ
）は同図（ａ）に示すもののＢＢ断面図、第３７図（ａ
）〜（Ｃ）は第５実施例の他の概略構造図で、第３７図
（ａ）は平面図、第３７図（ｂ）は同図（ａ）に示すも
ののＡＡ断面図、第３７図（Ｃ）は同図（ａ）に示すも
ののＢＢ断面図、第３８図〜第４１図、第４２図（ａ）
〜（Ｃ）は第６実施例の製造工程順の断面図で、第４２
図（ａ）は第６実施例の平面図、第４２図（ｂ）は同図
（ａ）に示すもののＡＡ断面図、第４２図（Ｃ）は同図
（ａ）に示すもののＢＢ断面図、 第４３図はチップ上のレイアウトを示す構成図、第４４
図はワイドレンジ構成を説明する特性図である。 １０１・”Ｓｉ基板、１０４−・・重り部ＰｏｌｙＳｉ
１０５・・・支持部Ｐｏ１ｙＳｉ、２０１・・・Ｓｉ基
板。 ２０９・・・中央部Ｐｏ１ｙＳｉ、２１０・・・周辺部
Ｐｏ１ｙＳｉ、２１６−・・ダイヤフラム部、３０１・
・・Ｓｉ基板、３０９・・・Ｐｏ１ｙＳｉ膜、３１７・
・・ダイヤフラム部、４０１・・・Ｓｉ基板、４１２・
・・ＰＳｉＮ膜、４２２・・・固定部、５０１・・・Ｓ
ｉ基板。 ５１５・・・エツチング溝、５１６ａ・・・空間部、６
０１・・・Ｓｉ基板、６０９・・・空間部。

Claims (12)

【特許請求の範囲】
1. （１）基板上に、この基板に対して可動状態で支持形成
   された起歪部と、 この起歪部に配設されて、該起歪部の歪み量を検出する
   半導体感歪素子と、 前記起歪部を補強すべく該起歪部の前記基板との接続部
   に配設された支持体と、 前記起歪部の前記基板に対する可動範囲を制限すべく、
   前記基板方向以外への前記起歪部の変位量を規定するス
   トッパと を有し、 前記ストッパが前記起歪部と前記支持部のうちいずれか
   の部と同部材により構成されていることを特徴とする感
   歪センサ。
2. （２）前記起歪部に荷重すべく構成された前記支持部と
   同部材よりなる重りを、前記起歪部に配設したことを特
   徴とする請求項１記載の感歪センサ。
3. （３）前記起歪部、前記支持部および前記重りによって
   構成される前記基板上表面に対向する面が、前記基板上
   表面と略平行な平滑な面であることを特徴とする請求項
   ２記載の感歪センサ。
4. （４）前記重りは、起歪部に荷重するべく起歪部と接続
   する部位と、その前記基板方向以外への変位量を規定す
   るべく前記起歪部と同部材より構成された前記ストッパ
   に対面する部位を有していることを特徴とする請求項２
   もしくは３に記載の感歪センサ。
5. （５）基板の主表面側に構成された凹部と、前記基板上
   に少なくとも一端が支持された起歪部と、 前記凹部内に構成され、前記起歪部によって前記基板に
   対して可動状態とされるとともに前記起歪部に荷重する
   ための重りと、 前記起歪部に配設されて、前記重りの変位による前記起
   歪部の歪み量を検出する半導体感歪素子と を有し、 前記重りと前記起歪部との間に空間を設定し、前記起歪
   部における前記基板との接続部から前記重りとの接続部
   までの距離を前記空間の大きさによって決まる長さだけ
   長くしたことを特徴とする感歪センサ。
6. （６）前記基板に構成された凹部の全ての壁方向への前
   記重りの変位量を規定すべく、前記重りが前記凹部内壁
   に略平行に対面して構成されていることを特徴とする請
   求項５記載の感歪センサ。
7. （７）前記重りの前記基板方向以外への変位量を規定す
   るストッパが、前記起歪部と同部材により構成されてい
   ることを特徴とする請求項５もしくは６に記載の感歪セ
   ンサ。
8. （８）基板の主表面上の所定領域に第１膜を堆積する第
   １の行程と、この第１膜を介して前記基板上に少なくと
   も前記第１膜の周縁の所定位置において、膜厚が厚くな
   る所定の膜厚パターンを有する第２膜を堆積し、前記第
   １膜直上の前記第２膜の所定位置に半導体感歪素子を形
   成する第２の工程と、 前記第１膜を選択的に除去して前記基板と前記第２膜と
   の間に前記第１膜の膜厚できまる空間を設定する第３の
   工程と を含み、前記基板上に膜厚が厚くなった部位により支持
   された前記第２膜からなる起歪部を構成することを特徴
   とする感歪センサの製造方法。
9. （９）前記第２の工程は、前記第１膜の周縁の所定位置
   において、前記第１膜および前記基板の両方の表面上に
   支持膜を堆積し、さらにこの支持膜および前記第１膜を
   介して前記基板上に起歪膜を堆積し、この起歪膜の所定
   位置に半導体感歪素子を形成する工程であり、 前記第２膜はこの支持膜およびこの起歪膜により構成さ
   れていることを特徴とする請求項８記載の感歪センサの
   製造方法。
10. （１０）前記第２の工程は、前記第１膜を介して前記基
    板上に起歪膜を堆積し、この起歪膜の所定位置に半導体
    感歪素子を形成し、さらに前記第１膜の周縁の所定位置
    直上の前記起歪膜上に支持膜を堆積する工程であり、 前記第２膜はこの起歪膜およびこの支持膜とにより構成
    されていることを特徴とする請求項８記載の感歪センサ
    の製造方法。
11. （１１）基板の主表面に、凹部を構成する第１の工程と
    、 この凹部壁面に所定の膜厚を有する第１膜を堆積する第
    ２の工程と、 前記第１膜を堆積した凹部内に第２膜を埋込む第３の工
    程と、 少なくとも前記第１膜に接して、前記第２膜上に第３膜
    を堆積する第４の工程と、 前記第１膜、前記第２膜および前記第３膜を介して、前
    記基板上に第４膜を堆積する第５の工程と、 この第４膜を前記第１膜および前記第３膜のうち少なく
    ともどちらか一方を表面に露出させる所定の形状にパタ
    ーニングする第６の工程と、前記第１膜および前記第３
    膜を選択的に除去し、この第３膜の膜厚できまる空間を
    前記第２膜と前記第４膜の間に設定するとともに、前記
    第１膜の膜厚できまる空間を前記第２膜と前記半導体基
    板に構成された凹部壁面との間に構成する第７の工程と
    を含み、前記凹部内に前記第４膜からなる起歪部によっ
    て可動状態に支持された前記第２膜からなる重りを構成
    することを特徴とする感歪センサの製造方法。
12. （１２）前記第６の工程における前記第４膜のパターニ
    ングおよび前記第７の工程における前記第３膜の選択除
    去によって、前記第３膜の膜厚できまる空間を前記第２
    膜と前記第４膜の間に構成し、前記第２膜からなる重り
    の前記半導体基板方向以外への変位量を規定する前記第
    ４膜からなるストッパを構成することを特徴とする請求
    項１１記載の感歪センサの製造方法。