JPH03114759A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH03114759A JPH03114759A JP1253104A JP25310489A JPH03114759A JP H03114759 A JPH03114759 A JP H03114759A JP 1253104 A JP1253104 A JP 1253104A JP 25310489 A JP25310489 A JP 25310489A JP H03114759 A JPH03114759 A JP H03114759A
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- JP
- Japan
- Prior art keywords
- output
- integrated circuit
- control
- semiconductor integrated
- line
- Prior art date
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- Pending
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、ＬＥＤプリンタ用ヘットドライバ、サーマ
ルプリンタ用ヘッドドライバ等の複数の出力回路アレイ
を有する半導体集積回路に関するものであり、特にノイ
ズに対する不感性の高い半導体集積回路に関するもので
ある。
ルプリンタ用ヘッドドライバ等の複数の出力回路アレイ
を有する半導体集積回路に関するものであり、特にノイ
ズに対する不感性の高い半導体集積回路に関するもので
ある。
（従来の技術）
第３図は従来のサーマルプリンタ用ヘットトライバを構
成する半導体集積回路のこの発明に関連する部分の回路
構成を示す。同図で、（１１）、（１２）・・・・（１
ｎ）は印字データ入力端子、（２１）、（２２）・・・
・（２ｎ）は上記各データ入力端子に印加されたデータ
信号を対応する出力トランジスタ（４１）、（４２）・
・・・（４ｎ）に転送する出力制御ゲート、（５１）、
（５２）・・・・（５ｎ）は上記各出力トランジスタに
接続されたデータ出力端子、（３）は上記各出力制御ゲ
ートにゲート信号を供給する出力制御ラインである。
成する半導体集積回路のこの発明に関連する部分の回路
構成を示す。同図で、（１１）、（１２）・・・・（１
ｎ）は印字データ入力端子、（２１）、（２２）・・・
・（２ｎ）は上記各データ入力端子に印加されたデータ
信号を対応する出力トランジスタ（４１）、（４２）・
・・・（４ｎ）に転送する出力制御ゲート、（５１）、
（５２）・・・・（５ｎ）は上記各出力トランジスタに
接続されたデータ出力端子、（３）は上記各出力制御ゲ
ートにゲート信号を供給する出力制御ラインである。
次に第３図に示す従来の半導体集積回路の動作を説明す
る。出力制御ライン（３）に供給される制御信号かロウ
レベル（Ｌレベル）のときは出力制御ゲート（２１）乃
至（２ｎ）はオフで、その出力は印字データ入力端子（
１１）乃至（Ｉｎ）に供給される印字データに関係なく
すべてＬレベルになる。従って、出力トランジスタ（４
１）乃至（４ｎ）はオフで、出力端子（５１）乃至（５
ｎ）のレベルはハイレベル（Ｈレベル）、即ちフローテ
ィング状態になる。
る。出力制御ライン（３）に供給される制御信号かロウ
レベル（Ｌレベル）のときは出力制御ゲート（２１）乃
至（２ｎ）はオフで、その出力は印字データ入力端子（
１１）乃至（Ｉｎ）に供給される印字データに関係なく
すべてＬレベルになる。従って、出力トランジスタ（４
１）乃至（４ｎ）はオフで、出力端子（５１）乃至（５
ｎ）のレベルはハイレベル（Ｈレベル）、即ちフローテ
ィング状態になる。
出力制御ライン（３）に供給される制御信号が（Ｈレベ
ル）のときは、出力制御ゲート（２１）乃至（２ｎ）は
イネイフルされ、入力端子（１１）乃至（Ｉｎ）に供給
された印字データか上記各出力制御ゲートの出力に表わ
れ、これにより出力端子（５１）乃至（５ｎ）には上記
印字データの反転信号か表われ、印字か行なわれる。
ル）のときは、出力制御ゲート（２１）乃至（２ｎ）は
イネイフルされ、入力端子（１１）乃至（Ｉｎ）に供給
された印字データか上記各出力制御ゲートの出力に表わ
れ、これにより出力端子（５１）乃至（５ｎ）には上記
印字データの反転信号か表われ、印字か行なわれる。
上記のような従来の半導体集積回路では、複数の出力端
子のレベルか同時にＨからＬへ、あるいはＬからＨへ変
化するため、出力端子（５１）乃至（５ｎ）に接続され
た負荷回路から出力トランラスタ（４１）乃至（４ｎ）
に流れ込む電流が同時にスイッチングされる。この同時
にスイッチングされる電流はかなり大て、集積回路内部
のアースライン（ＧＮＤライン）にノイズが発生し、集
積回路が誤動作するという欠点かあった。
子のレベルか同時にＨからＬへ、あるいはＬからＨへ変
化するため、出力端子（５１）乃至（５ｎ）に接続され
た負荷回路から出力トランラスタ（４１）乃至（４ｎ）
に流れ込む電流が同時にスイッチングされる。この同時
にスイッチングされる電流はかなり大て、集積回路内部
のアースライン（ＧＮＤライン）にノイズが発生し、集
積回路が誤動作するという欠点かあった。
この発明は印字データの出力負荷回路に流れる電流によ
り発生ずるノイズを低減させることにより、上記のよう
な集積回路の誤動作を防止することを目的としだもので
ある。
り発生ずるノイズを低減させることにより、上記のよう
な集積回路の誤動作を防止することを目的としだもので
ある。
この発明による半導体集積回路は、複数のデータ入力端
子と、各データ入力端子をそれぞれ対応する出力端子に
結合する制御ケートと、」−記各制御ゲートに制御信号
を供給する制御ラインと、該制御ライン中の上記各制御
ゲート相互間に設けられていて、上記各制御ケートの動
作時点をずらせる遅延回路とからなっている。
子と、各データ入力端子をそれぞれ対応する出力端子に
結合する制御ケートと、」−記各制御ゲートに制御信号
を供給する制御ラインと、該制御ライン中の上記各制御
ゲート相互間に設けられていて、上記各制御ケートの動
作時点をずらせる遅延回路とからなっている。
（作用）
この発明による半導体集積回路ては、遅延回路の作用に
より、出力制御ラインの制御信号は順次遅延しながら出
力制御ゲー１へに印加される。このため、出力トランラ
スタは一定の遅延時間づつタイミングかずれて負荷電流
を流通させるから、ＧＮＤラインにノイズを発生させる
大きな電流か上記出力トランジスタにより同時にスイッ
チングされることはなく、従って、集積回路かノイズに
よって誤動作することはない。
より、出力制御ラインの制御信号は順次遅延しながら出
力制御ゲー１へに印加される。このため、出力トランラ
スタは一定の遅延時間づつタイミングかずれて負荷電流
を流通させるから、ＧＮＤラインにノイズを発生させる
大きな電流か上記出力トランジスタにより同時にスイッ
チングされることはなく、従って、集積回路かノイズに
よって誤動作することはない。
第１図はこの発明による半導体集積回路の一実施例を示
す。同図で、第３図に示す従来の半導体集積回路と同等
の回路素子には同じ参照番号を付す。すなわち、（１１
）、（１２）・・・・（１ｎ）は印字データ入力端子、
（２１）、（２２）・・・・（２ｎ）は上記各データ入
力端子に印加されたデータ信号を対応する出力トランラ
スタ（４１）、（４２）・・・・（４ｎ）に転送する出
力制御ゲート、（５１）、（５２）・・・・（５ｎ）は
上記各出力トランラスタに接続されたデータ出力端子、
（３）は上記各出力制御ゲートにゲート信号を供給する
出力制御ラインである。この発明の半導体集積回路では
、出力制御ライン（３）の出力制御ゲート相互間には、
抵抗（６１）とコンデンサ（７１）、抵抗（６２）とコ
ンデンサ（７２）、・・・・抵抗（６０−１）とコンデ
ンサ（７ｎ−１，）とからなる遅延回路が挿入されてい
る。
す。同図で、第３図に示す従来の半導体集積回路と同等
の回路素子には同じ参照番号を付す。すなわち、（１１
）、（１２）・・・・（１ｎ）は印字データ入力端子、
（２１）、（２２）・・・・（２ｎ）は上記各データ入
力端子に印加されたデータ信号を対応する出力トランラ
スタ（４１）、（４２）・・・・（４ｎ）に転送する出
力制御ゲート、（５１）、（５２）・・・・（５ｎ）は
上記各出力トランラスタに接続されたデータ出力端子、
（３）は上記各出力制御ゲートにゲート信号を供給する
出力制御ラインである。この発明の半導体集積回路では
、出力制御ライン（３）の出力制御ゲート相互間には、
抵抗（６１）とコンデンサ（７１）、抵抗（６２）とコ
ンデンサ（７２）、・・・・抵抗（６０−１）とコンデ
ンサ（７ｎ−１，）とからなる遅延回路が挿入されてい
る。
第２図は上記の抵抗（６１）、（６２）・・・・（６ｎ
−１）、コンデンサ（７１）、（７２）・・・・（７ｎ
−１）を集積回路上で構成する一例を示す。同図て、（
９）はＰ形ポリシリコン基板で、上記の抵抗（６１）、
（６２）・・・・（６ｎ−１）は、出力制御ライン（３
）をポリシリコン（６）で構成することにより実現し、
コンデンサ（７１）、（７２）・・・・（７ｎ−１）は
、上記ポリシリコン（６）と、ゲート酸化膜（７）と、
ＧＮＤレベルに接続された上記Ｐ形シリコン基板（９）
とにより構成されたＭＯＳコンデンサて実現する。（８
）はフィールド酸化膜である。
−１）、コンデンサ（７１）、（７２）・・・・（７ｎ
−１）を集積回路上で構成する一例を示す。同図て、（
９）はＰ形ポリシリコン基板で、上記の抵抗（６１）、
（６２）・・・・（６ｎ−１）は、出力制御ライン（３
）をポリシリコン（６）で構成することにより実現し、
コンデンサ（７１）、（７２）・・・・（７ｎ−１）は
、上記ポリシリコン（６）と、ゲート酸化膜（７）と、
ＧＮＤレベルに接続された上記Ｐ形シリコン基板（９）
とにより構成されたＭＯＳコンデンサて実現する。（８
）はフィールド酸化膜である。
この発明によれば、出力ライン（３）に供給された（Ｌ
）または（Ｈ）の制御信号は、各出力制御ゲート相互間
に挿入された遅延回路の作用により、出力制御ゲート（
２１）、（２２）・・・・（２ｎ）に順次印加されるか
ら、出力トランジスタ（５１）、（５２）・・・・（５
ｎ）は上記各遅延回路の遅延時間分だけタイミンクかず
れてオンまたはオフする。従って、複数の出力負荷回路
に同時に電流が流れることはないから、ＧＮＤラインに
集積回路を誤動作させるようなノイズが発生することは
ない。なお、上記の実施例ては、遅延回路をゲート酸化
膜上にポリシリコン配線を配置することにより構成した
か、この他に拡散抵抗、ＰＮ接合コンデンサを用いて構
成してもよい。
）または（Ｈ）の制御信号は、各出力制御ゲート相互間
に挿入された遅延回路の作用により、出力制御ゲート（
２１）、（２２）・・・・（２ｎ）に順次印加されるか
ら、出力トランジスタ（５１）、（５２）・・・・（５
ｎ）は上記各遅延回路の遅延時間分だけタイミンクかず
れてオンまたはオフする。従って、複数の出力負荷回路
に同時に電流が流れることはないから、ＧＮＤラインに
集積回路を誤動作させるようなノイズが発生することは
ない。なお、上記の実施例ては、遅延回路をゲート酸化
膜上にポリシリコン配線を配置することにより構成した
か、この他に拡散抵抗、ＰＮ接合コンデンサを用いて構
成してもよい。
以上のように、この発明によれば、複数の出力トランジ
スタか同時にオン、オフすることはないから、上記出力
トランジスタのスイッチンク時に発生するノイズか少な
くなり、集積回路かノイスにより誤動作することはない
。
スタか同時にオン、オフすることはないから、上記出力
トランジスタのスイッチンク時に発生するノイズか少な
くなり、集積回路かノイスにより誤動作することはない
。
第１図はこの発明による半導体集積回路の一実施例の主
要部の回路構成を示す図、第２図は第１図の半導体集積
回路て使用される抵抗とコンデンサを集積回路基板上て
構成する例を示す図、第３図は従来の半導体集積回路の
この発明に関連する部分の回路構成を示す図である。 （１１）乃至（１ｎ）・・・・印字データ入力端子、（
２１）乃至（２ｎ）・・・・出力制御ゲート、（３）・
・・・出力制御信号ライン、（４１）乃至（４ｎ）・・
・・出力トランジスタ、（５１）乃至（５ｎ）・・・・
データ出力端子。
要部の回路構成を示す図、第２図は第１図の半導体集積
回路て使用される抵抗とコンデンサを集積回路基板上て
構成する例を示す図、第３図は従来の半導体集積回路の
この発明に関連する部分の回路構成を示す図である。 （１１）乃至（１ｎ）・・・・印字データ入力端子、（
２１）乃至（２ｎ）・・・・出力制御ゲート、（３）・
・・・出力制御信号ライン、（４１）乃至（４ｎ）・・
・・出力トランジスタ、（５１）乃至（５ｎ）・・・・
データ出力端子。
Claims (1)
- （１）複数のデータ入力端子と、各データ入力端子をそ
れぞれ対応する出力端子に結合する制御ゲートと、上記
各制御ゲートに制御信号を供給する制御ラインと、該制
御ライン中の上記各制御ゲート相互間に設けられていて
、上記各制御ゲートの動作時点をずらせる遅延回路とか
らなる半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1253104A JPH03114759A (ja) | 1989-09-28 | 1989-09-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1253104A JPH03114759A (ja) | 1989-09-28 | 1989-09-28 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03114759A true JPH03114759A (ja) | 1991-05-15 |
Family
ID=17246550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1253104A Pending JPH03114759A (ja) | 1989-09-28 | 1989-09-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03114759A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2023025380A (ja) * | 2021-08-10 | 2023-02-22 | キヤノン株式会社 | 画像形成装置 |
-
1989
- 1989-09-28 JP JP1253104A patent/JPH03114759A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2023025380A (ja) * | 2021-08-10 | 2023-02-22 | キヤノン株式会社 | 画像形成装置 |
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