JPH0311549B2 - - Google Patents
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- JPH0311549B2 JPH0311549B2 JP56043004A JP4300481A JPH0311549B2 JP H0311549 B2 JPH0311549 B2 JP H0311549B2 JP 56043004 A JP56043004 A JP 56043004A JP 4300481 A JP4300481 A JP 4300481A JP H0311549 B2 JPH0311549 B2 JP H0311549B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Bipolar Transistors (AREA)
- Semiconductor Memories (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、主動作領域においてベース領域がほ
とんどピンチオフしており、実効的なベース幅が
十分薄くなるべく構成されたバイポーラトランジ
スタを用いたメモリに関する。
とんどピンチオフしており、実効的なベース幅が
十分薄くなるべく構成されたバイポーラトランジ
スタを用いたメモリに関する。
従来の集積回路においては、高速度動作を要求
されるメモリ部に、バイポーラトランジスタ（以
下BPTと称す）が使用されている。BPTは高速
度の動作は行うが、MOS電界効果トランジスタ
（以下MOSFETと称す）等に比し、消費電力が
大きく、入力インピーダンスが小さいため、次段
との直結が行なえないなどのため、集積度を高く
できず、高集積度を要求される半導体集積回路に
用いるには不利であると言う致命的な欠点を有し
ている。更に、BPTは各電極間の容量が大きい
こと、ベース内に注入された少数キヤリアの蓄積
効果が顕著なことなどにより動作速度が制限され
ている。こうしたBPTの欠点を除いて、高入力
インピーダンスで次段との直結が行なえ、各電極
間容量が小さくて、しかも交換コンダクタンスが
BPTにかなり近くて大きく、駆動能力が大きく、
高速度動作が行なえ、フアン・アウト数を多く取
れるトランジスタとして、本願発明者により静電
誘導トランジスタが提案、開発され、BPTのI2L
（Integrated Injection Logic）等に相当する集
積回路に応用され成果を収めている（特許第
1181984号（特公昭58−111020号）「半導体集積回
路」、特許第1208034号（特公昭58−38938号）「半
導体集積回路」、昭和51年９月１日乃至３日 固
体素子国際会議予稿集pp.53〜54）。
されるメモリ部に、バイポーラトランジスタ（以
下BPTと称す）が使用されている。BPTは高速
度の動作は行うが、MOS電界効果トランジスタ
（以下MOSFETと称す）等に比し、消費電力が
大きく、入力インピーダンスが小さいため、次段
との直結が行なえないなどのため、集積度を高く
できず、高集積度を要求される半導体集積回路に
用いるには不利であると言う致命的な欠点を有し
ている。更に、BPTは各電極間の容量が大きい
こと、ベース内に注入された少数キヤリアの蓄積
効果が顕著なことなどにより動作速度が制限され
ている。こうしたBPTの欠点を除いて、高入力
インピーダンスで次段との直結が行なえ、各電極
間容量が小さくて、しかも交換コンダクタンスが
BPTにかなり近くて大きく、駆動能力が大きく、
高速度動作が行なえ、フアン・アウト数を多く取
れるトランジスタとして、本願発明者により静電
誘導トランジスタが提案、開発され、BPTのI2L
（Integrated Injection Logic）等に相当する集
積回路に応用され成果を収めている（特許第
1181984号（特公昭58−111020号）「半導体集積回
路」、特許第1208034号（特公昭58−38938号）「半
導体集積回路」、昭和51年９月１日乃至３日 固
体素子国際会議予稿集pp.53〜54）。
ベース領域が殆どピンチオフ状態にあるBPT
が不飽和電流電圧特性を示すことは個別デバイス
としてはR.Zuleeg（ツーレーグ）等により知られ
ていた。（米国特許第3409812号）。
が不飽和電流電圧特性を示すことは個別デバイス
としてはR.Zuleeg（ツーレーグ）等により知られ
ていた。（米国特許第3409812号）。
本発明は、前記BPTを記憶装置に用いること
により、少数キヤリア蓄積効果が小さく周波数特
性が良好で高速度動作の行なえる半導体集積回路
を提供することを目的としている。
により、少数キヤリア蓄積効果が小さく周波数特
性が良好で高速度動作の行なえる半導体集積回路
を提供することを目的としている。
以下図面を参照して本発明を詳細に説明する。
第１図ａは本発明のスタテツクRAMメモリセ
ルの平面図で、第１図ｂは第１図ａのＸ−X′断
面を見る鳥瞰図である。３″がアドレス用列線、
３′′′′，３′′′′が書き込み読み出し用行線で、
１０，
１０′が電源電圧印加用の配線である。第１図ｂ
で、n+領域１、ｐ領域５、n+領域３，３′はそれ
ぞれメモリルを構成する第１のトランジスタT1
のコレクタ、ベース、エミツタであり、６，４′
はそれれコレクタ取り出し領域、ベース取り出し
領域であり、７，８は絶縁層及び絶縁物である。
９，９′はポリシリコン抵抗で、第１のトランジ
スタのコレクタ電極６′はポリシリコン抵抗９を
介して、電源電圧印加用配線１０に接続し、ベー
ス電極４′はポリシリコン抵抗９′を介して、電源
電圧印加用配線１０′に接続される。第１図ａに
示されるように、第１のトランジスタのコレクタ
電極６′は、メモリセルを構成する第２のトラン
ジスタT2のベース取り出し領域と接続・結合し、
第２のトランジスタT2のコレクタ取り出し領域
６１と第１のトランジスタT1のベース取り出し
領域４とは電極４′を介して互いに接続・結合し
ている。３１，３１′は第２のトランジスタT2の
エミツタで、４２，６２はそれぞれ隣のメモリセ
ルの第２のトランジスタのベース取り出し領域、
第１のトランジスタのコレクタ取り出し領域であ
る。９″は隣のメモリセルのポリシリコン抵抗で
ある。第１図に示される如く、静電誘導トランジ
スタのチヤンネル領域を横断して反対導電型領域
が存在してBPTとなつた構造のものが倒立型静
電誘導トランジスタを用いたものと殆ど同じ動作
をするためには、BPTのエミツタ、コレクタ間
に存在するベース領域５が、n+pもしくはn-p接
触の拡散電位だけにより殆ど空乏層となつていな
ければならない。エミツタ、コレクタ間に存在す
るベース５はｐ領域４からの拡散によつて生じて
いるから当然その不純物密度はもともとの領域４
よりは低くなつている。したがつて、第１図に示
される構造でベース領域５は厚さもかなり薄くそ
の不純物密度が低く、反対導電型領域との接触部
に生じる拡散電位だけで殆ど空乏層となり殆どピ
ンチオフした状態になつている。ベース領域がピ
ンチオフ状態になるとベース領域の電位はその両
側に存在する反対導電型領域の電位に接近する
が、ここではベースが完全にピンチオフせずその
電位が殆ど両側にある反対導電型領域の電位にま
で接近しておらず、また電位障壁が存在して、し
かもその厚さが十分に薄く、エミツタからベース
に向うキヤリアの注入量制御を行うようになつて
いる状態をベースが殆どピンチオフした状態と定
義する。こうした状態になるようにベース領域の
厚さ及び不純物密度を選定すれば、エミツタから
コレクタに流れるキヤリアは、静電誘導トランジ
スタの場合と同様に、電位障壁を越えてコレクタ
側に注入され、ドリフト走行するというように、
殆ど多数キヤリア注入と同じ振舞になり、BPT
における少数キヤリア注入によるベース領域の少
数キヤリア蓄積効果は現われない。かつ、ｐベー
ス層の存在により、静電誘導トランジスタに比し
てソース・ドレイン間（エミツタ・コレクタ間）
のチヤンネル長を短くしてもノーマリオフ型にし
易く、短チヤンネル化に有利でエミツタ・コレク
タ間キヤリア走行時間が短くなり、変換コンダク
タンスgnも大きくなる。同時に、またベース・
エミツタ間、ベース・コレクタ間容量が減少して
動作速度は速くなる。このように集積回路に使用
されるBPTはその寸法が非常に小であるから、
BPTの動作速度を制御するベース抵抗は、第１
図の領域４の不純物密度を高くするなどしておけ
ば殆ど問題にならない。すなわち、ベースの電位
障壁は基本的には、ベース取り出し領域４により
容量結合的に制御され、それにベースに極くわず
かに注入されるホールによる制御が重畳する。第
１図のように、ベース領域が殆どピンチオフして
薄い電位障壁層がエミツタ、コレクタ間に残るよ
うに形成されたBPTの電流電圧特性は、通常の
BPTが、あるコレクタ電圧以上ではコレクタ電
流が殆ど一定になる飽和特性になるのに対し、コ
レクタ電圧が増加するにつれて次第にコレクタ電
流が増加する不飽和型特性を示すことが知られて
いる。電位障壁層の厚さは、導通常態にあるとき
に負荷に流す電流値などによつて決まり、負荷に
十分大きな電流を流す場合には十分薄くして、し
かもエミツタ領域に近く設定しなければならな
い。第１図ではコレクタ側にn-高抵抗領域が存
在する場合を示したが、n+領域が直接ベースに
接触していても、もちろんよいわけである。
ルの平面図で、第１図ｂは第１図ａのＸ−X′断
面を見る鳥瞰図である。３″がアドレス用列線、
３′′′′，３′′′′が書き込み読み出し用行線で、
１０，
１０′が電源電圧印加用の配線である。第１図ｂ
で、n+領域１、ｐ領域５、n+領域３，３′はそれ
ぞれメモリルを構成する第１のトランジスタT1
のコレクタ、ベース、エミツタであり、６，４′
はそれれコレクタ取り出し領域、ベース取り出し
領域であり、７，８は絶縁層及び絶縁物である。
９，９′はポリシリコン抵抗で、第１のトランジ
スタのコレクタ電極６′はポリシリコン抵抗９を
介して、電源電圧印加用配線１０に接続し、ベー
ス電極４′はポリシリコン抵抗９′を介して、電源
電圧印加用配線１０′に接続される。第１図ａに
示されるように、第１のトランジスタのコレクタ
電極６′は、メモリセルを構成する第２のトラン
ジスタT2のベース取り出し領域と接続・結合し、
第２のトランジスタT2のコレクタ取り出し領域
６１と第１のトランジスタT1のベース取り出し
領域４とは電極４′を介して互いに接続・結合し
ている。３１，３１′は第２のトランジスタT2の
エミツタで、４２，６２はそれぞれ隣のメモリセ
ルの第２のトランジスタのベース取り出し領域、
第１のトランジスタのコレクタ取り出し領域であ
る。９″は隣のメモリセルのポリシリコン抵抗で
ある。第１図に示される如く、静電誘導トランジ
スタのチヤンネル領域を横断して反対導電型領域
が存在してBPTとなつた構造のものが倒立型静
電誘導トランジスタを用いたものと殆ど同じ動作
をするためには、BPTのエミツタ、コレクタ間
に存在するベース領域５が、n+pもしくはn-p接
触の拡散電位だけにより殆ど空乏層となつていな
ければならない。エミツタ、コレクタ間に存在す
るベース５はｐ領域４からの拡散によつて生じて
いるから当然その不純物密度はもともとの領域４
よりは低くなつている。したがつて、第１図に示
される構造でベース領域５は厚さもかなり薄くそ
の不純物密度が低く、反対導電型領域との接触部
に生じる拡散電位だけで殆ど空乏層となり殆どピ
ンチオフした状態になつている。ベース領域がピ
ンチオフ状態になるとベース領域の電位はその両
側に存在する反対導電型領域の電位に接近する
が、ここではベースが完全にピンチオフせずその
電位が殆ど両側にある反対導電型領域の電位にま
で接近しておらず、また電位障壁が存在して、し
かもその厚さが十分に薄く、エミツタからベース
に向うキヤリアの注入量制御を行うようになつて
いる状態をベースが殆どピンチオフした状態と定
義する。こうした状態になるようにベース領域の
厚さ及び不純物密度を選定すれば、エミツタから
コレクタに流れるキヤリアは、静電誘導トランジ
スタの場合と同様に、電位障壁を越えてコレクタ
側に注入され、ドリフト走行するというように、
殆ど多数キヤリア注入と同じ振舞になり、BPT
における少数キヤリア注入によるベース領域の少
数キヤリア蓄積効果は現われない。かつ、ｐベー
ス層の存在により、静電誘導トランジスタに比し
てソース・ドレイン間（エミツタ・コレクタ間）
のチヤンネル長を短くしてもノーマリオフ型にし
易く、短チヤンネル化に有利でエミツタ・コレク
タ間キヤリア走行時間が短くなり、変換コンダク
タンスgnも大きくなる。同時に、またベース・
エミツタ間、ベース・コレクタ間容量が減少して
動作速度は速くなる。このように集積回路に使用
されるBPTはその寸法が非常に小であるから、
BPTの動作速度を制御するベース抵抗は、第１
図の領域４の不純物密度を高くするなどしておけ
ば殆ど問題にならない。すなわち、ベースの電位
障壁は基本的には、ベース取り出し領域４により
容量結合的に制御され、それにベースに極くわず
かに注入されるホールによる制御が重畳する。第
１図のように、ベース領域が殆どピンチオフして
薄い電位障壁層がエミツタ、コレクタ間に残るよ
うに形成されたBPTの電流電圧特性は、通常の
BPTが、あるコレクタ電圧以上ではコレクタ電
流が殆ど一定になる飽和特性になるのに対し、コ
レクタ電圧が増加するにつれて次第にコレクタ電
流が増加する不飽和型特性を示すことが知られて
いる。電位障壁層の厚さは、導通常態にあるとき
に負荷に流す電流値などによつて決まり、負荷に
十分大きな電流を流す場合には十分薄くして、し
かもエミツタ領域に近く設定しなければならな
い。第１図ではコレクタ側にn-高抵抗領域が存
在する場合を示したが、n+領域が直接ベースに
接触していても、もちろんよいわけである。
第２図は第１図の回路表示で、前記BPTで構
成されたスタテイツクRAMメモリセルの一例を
示している。アドレス線およびデータの書き込み
読み出し線はすべてエミツタに接続されている。
成されたスタテイツクRAMメモリセルの一例を
示している。アドレス線およびデータの書き込み
読み出し線はすべてエミツタに接続されている。
第２図の回路は、電極間容量が小さく、少数キ
ヤリア蓄積効果が少なく、飽和型からはずれた電
流電圧特性を示して、入力インピーダンスが従来
のBPTより高く、動作速度が速い。これらの回
路を設計条件により適宣組み合わせれば、所望の
全ての動作を行わせることができる。更に本発明
に用いたBPTは優れた高周波特性を有している
ものでアナログ型各種信号処理装置にも応用にも
応用できることは云うまでもない。
ヤリア蓄積効果が少なく、飽和型からはずれた電
流電圧特性を示して、入力インピーダンスが従来
のBPTより高く、動作速度が速い。これらの回
路を設計条件により適宣組み合わせれば、所望の
全ての動作を行わせることができる。更に本発明
に用いたBPTは優れた高周波特性を有している
ものでアナログ型各種信号処理装置にも応用にも
応用できることは云うまでもない。
ベース領域が殆どピンチオフして薄い電位障壁
層が残るべく構成されたBPTの他の構造例を第
３図に示す。
層が残るべく構成されたBPTの他の構造例を第
３図に示す。
n+領域２１はエミツタ、ｐ領域２２はベース、
p+領域２３はベース取り出し領域、n+領域２５
はコレクタ、２５′はコレクタ取り出し領域、２
１′はドープトポリシリコン、２６はSiO2、
Si3N4、AI2O3、P2O5、B2O3等もしくはこれらを
組み合わせた絶縁層、２７はBPT絶縁用ポリシ
リコンもしくは絶縁性樹脂、２８，２９，３０は
金属電極である。n+領域２１の不純物密度は1018
〜1021cm-3程度、２２は1012〜1016cm-3程度、２
４は1014〜1017cm-3程度、２３は1016〜1021cm-3程
度、２５は1017〜1020cm-3程度である。領域２２
の厚さ及び不純物密度は、両側に存在する反対導
電型領域との拡散電位だけで殆どもしくは完全に
ピンチオフするように設定されている。
p+領域２３はベース取り出し領域、n+領域２５
はコレクタ、２５′はコレクタ取り出し領域、２
１′はドープトポリシリコン、２６はSiO2、
Si3N4、AI2O3、P2O5、B2O3等もしくはこれらを
組み合わせた絶縁層、２７はBPT絶縁用ポリシ
リコンもしくは絶縁性樹脂、２８，２９，３０は
金属電極である。n+領域２１の不純物密度は1018
〜1021cm-3程度、２２は1012〜1016cm-3程度、２
４は1014〜1017cm-3程度、２３は1016〜1021cm-3程
度、２５は1017〜1020cm-3程度である。領域２２
の厚さ及び不純物密度は、両側に存在する反対導
電型領域との拡散電位だけで殆どもしくは完全に
ピンチオフするように設定されている。
これまで説明したBPTは、もちろんこれらの
構造に限るものではない。ベース領域が主動作領
域において殆んどもしくは完全にピンチオフして
薄い電位障壁層が残るべく構成されればよいので
ある。これまでのもので導電型を全く反転したも
のでもよいことはもちろんである。
構造に限るものではない。ベース領域が主動作領
域において殆んどもしくは完全にピンチオフして
薄い電位障壁層が残るべく構成されればよいので
ある。これまでのもので導電型を全く反転したも
のでもよいことはもちろんである。
前記PBT及びそれを用いた半導体集積回路は、
従来よく知られている結晶成長技術、拡散技術、
イオン打ち込み技術、微細加工技術等により製造
することができる。特にベース領域などを精度よ
く制御するときなどはイオン打ち込み技術は有効
である。
従来よく知られている結晶成長技術、拡散技術、
イオン打ち込み技術、微細加工技術等により製造
することができる。特にベース領域などを精度よ
く制御するときなどはイオン打ち込み技術は有効
である。
本発明によれば、ベース領域がほとんどピンチ
オフした状態のBPTを用いているので、少数キ
ヤリア蓄積効果が少なく、電極間容量が小さいの
で、大容量高速度メモリが実現できる。本発明に
よれば、ベース領域をキヤリアが拡散する状態は
含まれず、キヤリアの移動はほとんど電界による
ドリフト走行によつており、また、表面伝導でな
く、バルク伝導を使用しているので、キヤリアの
走行時間も短く高速度の書き込み読み出し動作が
行える。本発明によれば、メモリセルが立体的に
構成されるので、高密度に集積化できる。
オフした状態のBPTを用いているので、少数キ
ヤリア蓄積効果が少なく、電極間容量が小さいの
で、大容量高速度メモリが実現できる。本発明に
よれば、ベース領域をキヤリアが拡散する状態は
含まれず、キヤリアの移動はほとんど電界による
ドリフト走行によつており、また、表面伝導でな
く、バルク伝導を使用しているので、キヤリアの
走行時間も短く高速度の書き込み読み出し動作が
行える。本発明によれば、メモリセルが立体的に
構成されるので、高密度に集積化できる。
第１図ａは、ベース領域が殆どピンチオフ状態
にあるBPTを用いたSRAMメモリセルの平面図、
第１図ｂは第１図ａの断面Ｘ−X′を見る鳥瞰図
である。第２図は第１図の回路表示、第３図は本
発明の実施例に関る他の構造例を示す図である。 ３，３′，３１，３１′，２１……エミツタ、
５，２２……ベース、１，２５……コレクタ、
７，８，２６，２７……絶縁物、９，９′，９″…
…ポリシリコン抵抗、１０，１０′……電源電圧
印加用配線、３″……アドレス用列線、３′′′′，３
′′′′……書き込み読み出し用行線、４，４１，４
２，２３……ベース取り出し領域、６，６１，６
２，２５′……コレクタ取り出し領域。
にあるBPTを用いたSRAMメモリセルの平面図、
第１図ｂは第１図ａの断面Ｘ−X′を見る鳥瞰図
である。第２図は第１図の回路表示、第３図は本
発明の実施例に関る他の構造例を示す図である。 ３，３′，３１，３１′，２１……エミツタ、
５，２２……ベース、１，２５……コレクタ、
７，８，２６，２７……絶縁物、９，９′，９″…
…ポリシリコン抵抗、１０，１０′……電源電圧
印加用配線、３″……アドレス用列線、３′′′′，３
′′′′……書き込み読み出し用行線、４，４１，４
２，２３……ベース取り出し領域、６，６１，６
２，２５′……コレクタ取り出し領域。
Claims (1)
- １ 第１導電型高不純物密度のコレクタ領域１，
２５、コレクタ領域の上部に形成された第１の半
導体領域２，２４、第１の半導体領域の表面に形
成された第１導電型高不純物密度のコレクタ取り
出し領域６，６１，６２，２５′、及びエミツタ
領域３，３′，３１，３１′，２１、エミツタ領域
を筒型に囲うべく配置された第２導電型の高不純
物密度のベース取り出し領域４，４１，４２，２
３、第１の半導体領域の内部で、ベース取り出し
領域と外周部分を接するように形成された第２導
電型のベース領域５，２２とを少なく共具え、前
記ベース領域の寸法及び不純物密度を反対導電型
領域との接触部に生じる拡散電位だけで殆どピン
チオフし薄い電位障壁層を形成した第１及び第２
のバイポーラトランジスタから少なく共構成さ
れ、前記第１及び第２のバイポーラトランジスタ
のベース取り出し領域とコレクタ取り出し領域と
の間を互いに交差結合し、前記第１及び第２のバ
イポーラトランジスタのエミツタ領域が、行線３
′′′′，３′′′′及び列線３″に接続された構造を
基本メ
モリセルとすることを特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4300481A JPS56153775A (en) | 1981-03-23 | 1981-03-23 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4300481A JPS56153775A (en) | 1981-03-23 | 1981-03-23 | Semiconductor integrated circuit |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52015880A Division JPS5853517B2 (ja) | 1977-02-02 | 1977-02-15 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56153775A JPS56153775A (en) | 1981-11-27 |
| JPH0311549B2 true JPH0311549B2 (ja) | 1991-02-18 |
Family
ID=12651844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4300481A Granted JPS56153775A (en) | 1981-03-23 | 1981-03-23 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56153775A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62119972A (ja) * | 1985-11-19 | 1987-06-01 | Fujitsu Ltd | 接合型トランジスタ |
| JP2728671B2 (ja) * | 1988-02-03 | 1998-03-18 | 株式会社東芝 | バイポーラトランジスタの製造方法 |
-
1981
- 1981-03-23 JP JP4300481A patent/JPS56153775A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56153775A (en) | 1981-11-27 |
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