JPH0715792B2 - ブートストラップ回路 - Google Patents
ブートストラップ回路Info
- Publication number
- JPH0715792B2 JPH0715792B2 JP57133722A JP13372282A JPH0715792B2 JP H0715792 B2 JPH0715792 B2 JP H0715792B2 JP 57133722 A JP57133722 A JP 57133722A JP 13372282 A JP13372282 A JP 13372282A JP H0715792 B2 JPH0715792 B2 JP H0715792B2
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- JP
- Japan
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- circuit
- pulse
- capacitance
- mos
- diffusion layer
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 この発明は、ブートストラツプ回路に関する。
MOSFET（絶縁ゲート型電界効果トランジスタ）で構成さ
れたダイナミツク型RAM（ランダム・アクセス・メモ
リ）において、メモリセルに対する書込／読出レベルを
大きくするために、言え換えれば、メモリセルにおける
スイツチングMOSFETのしきい値電圧分だけ書込／読出レ
ベルに損失が生じるのを防ぐために、ワード線の選択レ
ベルを大きくするワードブースト回路が公知である。と
ころが、従来のブートストラツプ回路では、ブート効率
が十分でなく、所望のワード線選択レベルが得られない
という問題があつた。
れたダイナミツク型RAM（ランダム・アクセス・メモ
リ）において、メモリセルに対する書込／読出レベルを
大きくするために、言え換えれば、メモリセルにおける
スイツチングMOSFETのしきい値電圧分だけ書込／読出レ
ベルに損失が生じるのを防ぐために、ワード線の選択レ
ベルを大きくするワードブースト回路が公知である。と
ころが、従来のブートストラツプ回路では、ブート効率
が十分でなく、所望のワード線選択レベルが得られない
という問題があつた。
この現象を研究した結果、次のような原因によるもので
あることが判明した。
あることが判明した。
ブートストラツプ容量CBは、MOS容量で構成されるもの
であり、動作時にマイノリテイ（minority）キヤリアを
発生させる。したがつて、第１図のレイアウト図に示す
ように、上記マイノリテイキヤリアによつてメモリアレ
イＭ−ARY部のストアデータを破壊させてしまうのを防
止するために、ブートストラツプ容量CBをマイノリテイ
キヤリアの拡散距離（通常400〜600μｍ）以上メモリセ
ル部から離間させて形成するものである。
であり、動作時にマイノリテイ（minority）キヤリアを
発生させる。したがつて、第１図のレイアウト図に示す
ように、上記マイノリテイキヤリアによつてメモリアレ
イＭ−ARY部のストアデータを破壊させてしまうのを防
止するために、ブートストラツプ容量CBをマイノリテイ
キヤリアの拡散距離（通常400〜600μｍ）以上メモリセ
ル部から離間させて形成するものである。
一方、ブートストラツプ回路を構成するパルス発生回路
φＸ−G,遅延回路Ｄは、その出力線を短くするために、
メモリアレイ部に近接して設けるものである。そして、
上記パルス発生回路φＸ−G,遅延回路Ｄと、ブートスト
ラツプ容量CBとの間には、各種信号発生回路，メインア
ンプ，データ入力バツフア及びデータ出力バツフア等の
周辺回路が形成されるものである。これらの周辺回路を
構成する配線と、上記ブートストラツプ容量CBに対する
配線とを交差させるために、比較的大きなクロスアンダ
抵抗が生じ、上記ブートストラツプ容量CBに対する配線
長が比較的長くなつてしまうことの結果、第２図の等価
回路図に示すように、寄生抵抗R1,R2を生じるものとな
る。
φＸ−G,遅延回路Ｄは、その出力線を短くするために、
メモリアレイ部に近接して設けるものである。そして、
上記パルス発生回路φＸ−G,遅延回路Ｄと、ブートスト
ラツプ容量CBとの間には、各種信号発生回路，メインア
ンプ，データ入力バツフア及びデータ出力バツフア等の
周辺回路が形成されるものである。これらの周辺回路を
構成する配線と、上記ブートストラツプ容量CBに対する
配線とを交差させるために、比較的大きなクロスアンダ
抵抗が生じ、上記ブートストラツプ容量CBに対する配線
長が比較的長くなつてしまうことの結果、第２図の等価
回路図に示すように、寄生抵抗R1,R2を生じるものとな
る。
また、上記ブートストラツプ容量CBを構成するMOS容量
の拡散層側電極と基板（−VBB）との間には、比較的大
きな寄生容量Clbが形成されるものである。
の拡散層側電極と基板（−VBB）との間には、比較的大
きな寄生容量Clbが形成されるものである。
したがつて、第３図のタイミング図に示すように、パル
ス発生回路φＸ−Ｇからの出力パルスφＸがハイレベル
（VCC）に立ち上つたとき、この電圧VCCは、直列形態の
ブートストラツプ容量CBと寄生容量Clbとに印加される
ので、ブートストラツプ容量CBの拡散層側のノードＮの
電位が、電荷分割によつて中間電圧 に持ち上げられてしまう。このとき、遅延回路Ｄの出力
レベルは、回路の接地電位であるので、寄生容量Clbの
チヤージを引き抜くよう作用するが、上記比較的大きな
抵抗値の寄生抵抗R2によつて、なかなか接地電位に戻ら
ない。このため、第３図に示すように、ブートストラツ
プ容量CB他端ノードＮの振巾レベルがVCC−V1と小さく
なるため、そのφＸブートストラツプ電圧も と小さくなつてしまうものである。
ス発生回路φＸ−Ｇからの出力パルスφＸがハイレベル
（VCC）に立ち上つたとき、この電圧VCCは、直列形態の
ブートストラツプ容量CBと寄生容量Clbとに印加される
ので、ブートストラツプ容量CBの拡散層側のノードＮの
電位が、電荷分割によつて中間電圧 に持ち上げられてしまう。このとき、遅延回路Ｄの出力
レベルは、回路の接地電位であるので、寄生容量Clbの
チヤージを引き抜くよう作用するが、上記比較的大きな
抵抗値の寄生抵抗R2によつて、なかなか接地電位に戻ら
ない。このため、第３図に示すように、ブートストラツ
プ容量CB他端ノードＮの振巾レベルがVCC−V1と小さく
なるため、そのφＸブートストラツプ電圧も と小さくなつてしまうものである。
この発明の目的は、ブースト効率を高めたブートストラ
ツプ回路を提供することにある。
ツプ回路を提供することにある。
この発明の他の目的は、以下の説明及び図面から明らか
になるであろう。
になるであろう。
以下、この発明を実施例とともに詳細に説明する。
第４図には、この発明の一実施例の等価回路図が示され
ている。
ている。
この実施例では、前記第１図に示したようなブートスト
ラツプ容量CBと、パルス発生回路φＸ−Ｇ及びその遅延
回路Ｄからなるブートストラツプ回路において、寄生容
量Clbのチヤージを高速に引き抜くために、MOSFET Q
と、遅延信号φＸ′の反転信号▲▼を形成するイ
ンバータIVが新たに追加される。
ラツプ容量CBと、パルス発生回路φＸ−Ｇ及びその遅延
回路Ｄからなるブートストラツプ回路において、寄生容
量Clbのチヤージを高速に引き抜くために、MOSFET Q
と、遅延信号φＸ′の反転信号▲▼を形成するイ
ンバータIVが新たに追加される。
このMOSFET Qは上記ブートストラツプ容量CBに近接して
形成され、ブートストラツプ容量CBの拡散層側の電極と
回路の接地電位間に設けられる。一方、上記インバータ
IVは、特に制限されないが、遅延回路Ｄ側に近接して設
けられるものであり、上記遅延信号φＸ′（または、φ
Ｘ信号でも良い）を受けて、その反転信号▲▼を
形成して上記MOSFET Qを制御するものである。
形成され、ブートストラツプ容量CBの拡散層側の電極と
回路の接地電位間に設けられる。一方、上記インバータ
IVは、特に制限されないが、遅延回路Ｄ側に近接して設
けられるものであり、上記遅延信号φＸ′（または、φ
Ｘ信号でも良い）を受けて、その反転信号▲▼を
形成して上記MOSFET Qを制御するものである。
なお、抵抗R1,R2は、前記同様な配線抵抗であり、抵抗R
3は、上記インバータIVとMOSFET Qのゲート間を接続す
る配線による同様な配線抵抗である。
3は、上記インバータIVとMOSFET Qのゲート間を接続す
る配線による同様な配線抵抗である。
この実施例回路の動作を第５図のタイミング図に従つて
説明する。
説明する。
パルス発生回路φＸ−Ｇの出力パルスφＸがハイレベル
（VCC）に立ち上つたとき、ブートストラツプ容量CBと
寄生容量Clbにチヤージアツプが行なわれるため、その
容量比に従つて、ブートストラツプ容量CBと寄生容量Cl
bとの接続点であるブートストラツプ容量CBの拡散層側
の電極のノードＮは、前記同様に中間電圧V1に持ち上げ
られる。しかし、この実施例では、インバータIVで形成
された反転された遅延信号▲▼のハイレベルによ
り、MOSFET Qがオンしており、しかもこのMOSFET QはMO
S容量CBに近接して設けられているので、上記配線抵抗R
2に無関係に上記寄生容量Clbのチヤージを高速に引き抜
いてノードＮの電位を回路の接地電位にする。したがつ
て、ブートストラツプ容量CBの両電極間の電圧は、上記
出力パルスφＸのレベルと同じくすることができる。
（VCC）に立ち上つたとき、ブートストラツプ容量CBと
寄生容量Clbにチヤージアツプが行なわれるため、その
容量比に従つて、ブートストラツプ容量CBと寄生容量Cl
bとの接続点であるブートストラツプ容量CBの拡散層側
の電極のノードＮは、前記同様に中間電圧V1に持ち上げ
られる。しかし、この実施例では、インバータIVで形成
された反転された遅延信号▲▼のハイレベルによ
り、MOSFET Qがオンしており、しかもこのMOSFET QはMO
S容量CBに近接して設けられているので、上記配線抵抗R
2に無関係に上記寄生容量Clbのチヤージを高速に引き抜
いてノードＮの電位を回路の接地電位にする。したがつ
て、ブートストラツプ容量CBの両電極間の電圧は、上記
出力パルスφＸのレベルと同じくすることができる。
そして、遅延回路Ｄの遅延信号φＸ′がハイレベル（V
CC）になると、この電圧VCCに上記ブートストラツプ容
量CBに保持された電圧VCCが加算されて、 のブートストラツプ電圧を得ることができる。
CC）になると、この電圧VCCに上記ブートストラツプ容
量CBに保持された電圧VCCが加算されて、 のブートストラツプ電圧を得ることができる。
このような高電圧でダイナミツク型RAMのワード線選択
レベルを形成した場合には、メモリセルのスイツチング
MOSFETのしきい値電圧によるレベル損失なく、メモリセ
ルに対する書込／読出レベルの授受を行なうことができ
る。
レベルを形成した場合には、メモリセルのスイツチング
MOSFETのしきい値電圧によるレベル損失なく、メモリセ
ルに対する書込／読出レベルの授受を行なうことができ
る。
さらに、上記スイツチングMOSFETの動的コンダクタンス
を大きくできるので、書込／読出レベルの授受を高速に
行なうことができる。
を大きくできるので、書込／読出レベルの授受を高速に
行なうことができる。
これらのことより、ダイナミツク型RAMにおける電源マ
ージンの向上，雑音マージンの改善及びα線強度の改善
を図ることができる。
ージンの向上，雑音マージンの改善及びα線強度の改善
を図ることができる。
第6A図には、この発明の一実施例の上記ブートストラツ
プ容量CB及びMOSFET Qの概略平面図、第6B図には、その
概略断面図が示されている。
プ容量CB及びMOSFET Qの概略平面図、第6B図には、その
概略断面図が示されている。
同図において、各半導体構造は、公知の半導体製造方法
によつて形成される。
によつて形成される。
記号１で示されているのは、半導体基板である。
記号２で示されているのは、フイールドSiO2膜である。
記号３で示されている薄いSiO2膜は、MOS容量CB及びMOS
FET Qのゲート絶縁膜である。特に制限されないが、導
電性ポリシリコンで構成されたゲート電極６は、ブート
ストラツプ容量CBの一方の電極を構成し、上記パルスφ
Ｘが印加される。
記号３で示されている薄いSiO2膜は、MOS容量CB及びMOS
FET Qのゲート絶縁膜である。特に制限されないが、導
電性ポリシリコンで構成されたゲート電極６は、ブート
ストラツプ容量CBの一方の電極を構成し、上記パルスφ
Ｘが印加される。
上記ゲート電極６の外周に沿つて基板１上に形成された
拡散層４は、ブートストラツプ容量CBの他方の電極と、
MOSFET Qのドレイン電極を構成する。ブートストラツプ
容量CBは、上記ゲート６に上述のようなパルスφＸが印
加されたとき、同図に点線で示すように反転層が形成さ
れる結果、MOS容量として作用する。
拡散層４は、ブートストラツプ容量CBの他方の電極と、
MOSFET Qのドレイン電極を構成する。ブートストラツプ
容量CBは、上記ゲート６に上述のようなパルスφＸが印
加されたとき、同図に点線で示すように反転層が形成さ
れる結果、MOS容量として作用する。
また、上記拡散層４の外周に沿つて、絶縁膜３を介して
MOSFET Qを構成するゲート電極７が形成されている。こ
のゲート電極７は、特に制限されないが、導電性ポリシ
リコンで構成され前記反転された遅延信号▲▼が
印加される。
MOSFET Qを構成するゲート電極７が形成されている。こ
のゲート電極７は、特に制限されないが、導電性ポリシ
リコンで構成され前記反転された遅延信号▲▼が
印加される。
そして、このゲート電極７の外周に沿つて、基板１上に
MOSFET Qのソースを構成する拡散層５が形成されてい
る。この拡散層５には、回路の接地電位が与えられてい
る。
MOSFET Qのソースを構成する拡散層５が形成されてい
る。この拡散層５には、回路の接地電位が与えられてい
る。
なお、拡散層４を左右の中央部において、ゲート電極６
側に広げているのは、この拡散層４に対するコンタクト
領域を形成するためである。
側に広げているのは、この拡散層４に対するコンタクト
領域を形成するためである。
この実施例の半導体構造においては、MOS容量の拡散層
側の電極とMOSFET Qのドレインとが一体的に形成でき、
その間の配線も不要であるので、高集積度を実現できる
とともに、上記反転層と基板との寄生容量Clbのチヤー
ジ引き抜きを極めて高速に行なうことができる。また、
MOS容量の電極６とMOSFET Qのゲートとは、同時に形成
することができるため、製造工程が増えない。
側の電極とMOSFET Qのドレインとが一体的に形成でき、
その間の配線も不要であるので、高集積度を実現できる
とともに、上記反転層と基板との寄生容量Clbのチヤー
ジ引き抜きを極めて高速に行なうことができる。また、
MOS容量の電極６とMOSFET Qのゲートとは、同時に形成
することができるため、製造工程が増えない。
さらに、MOSFET Qの接地電位が与えられた拡散層（ソー
ス）５は、MOS容量におけるマイノリテイキヤリアに対
するガードリングとして作用させることもできる。
ス）５は、MOS容量におけるマイノリテイキヤリアに対
するガードリングとして作用させることもできる。
この発明は、前記実施例に限定されない。
ブートストラツプ容量と、その寄生容量のチヤージを引
き抜くためのMOSFET Qとは、第6A図のようにブースト容
量Cbの周囲を包囲していなくとも近接して形成するもの
であれば、何んであつてもよい。
き抜くためのMOSFET Qとは、第6A図のようにブースト容
量Cbの周囲を包囲していなくとも近接して形成するもの
であれば、何んであつてもよい。
また、反転信号▲▼を形成するインバータIVは、
上記MOSFET Qに近接して形成するものであつてもよい。
また、本文ではブースト容量をMOSFETで形成されるもの
として説明してきたが、酸化膜を間に入れた２層配線構
造であつても良い。
上記MOSFET Qに近接して形成するものであつてもよい。
また、本文ではブースト容量をMOSFETで形成されるもの
として説明してきたが、酸化膜を間に入れた２層配線構
造であつても良い。
この発明は、MOS半導体集積回路装置に内蔵されるブー
トストラツプ回路として広く利用することができる。
トストラツプ回路として広く利用することができる。
第１図は、従来のダイナミツク型RAMの一例を示すレイ
アウト図、 第２図は、そのブートストラツプ回路の等価回路図、 第３図は、その動作を説明するためのタイミング図、 第４図は、この発明の一実施例を示す等価回路図、 第５図は、その動作を説明するためのタイミング図、 第6A図はこの発明に用いられるブートストラツプ容量の
概略平面図、 第6B図は、その概略断面図である。 １……基板、２……フイールドSiO2膜、３……ゲート絶
縁膜、4,5……拡散層、6,7……ゲート電極。
アウト図、 第２図は、そのブートストラツプ回路の等価回路図、 第３図は、その動作を説明するためのタイミング図、 第４図は、この発明の一実施例を示す等価回路図、 第５図は、その動作を説明するためのタイミング図、 第6A図はこの発明に用いられるブートストラツプ容量の
概略平面図、 第6B図は、その概略断面図である。 １……基板、２……フイールドSiO2膜、３……ゲート絶
縁膜、4,5……拡散層、6,7……ゲート電極。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭56−114198（ＪＰ，Ａ) 特開 昭57−82284（ＪＰ，Ａ) 特開 昭54−61429（ＪＰ，Ａ) 電子材料18［11］（1979−11）ＰＰ. 127−131「高速64ＫダイナミックＮ ＭＯ Ｓ メモリ」
Claims (2)
- 【請求項１】パルス発生回路と、 このパルス発生回路からの出力パルスを受けてその遅延
パルスを形成する遅延回路と、 上記出力パルスをゲート側電極に受け、上記遅延パルス
をその拡散層側電極に受けるMOS容量と、 このMOS容量の拡散層側の電極と回路の接地電位との間
で、かつ、上記MOS容量と直列に形成されている寄生容
量と実質的に並列に設けられ、上記MOS容量の拡散層側
電極を一方のソース，ドレイン電極として共通化され、
他方のソース，ドレイン電極が上記MOS容量の拡散層の
周囲を取り囲むように形成され、上記遅延パルスと逆位
相関係にあるタイミングパルスがゲートに供給されてオ
ン状態となる前記寄生容量のチャージを回路の接地電位
側に引き抜くスイッチMOSFETとを備え、 ブートストラップ電圧を上記パルス発生回路と上記MOS
容量のゲート側電極との接続点から取り出すことを特徴
とするブートストラップ回路。 - 【請求項２】上記ブートストラップ回路は、MOSメモリ
のワード線選択タイミングパルス又はビット線選択タイ
ミングパルスを形成するものであることを特徴とする特
許請求の範囲第１項記載のブートストラップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133722A JPH0715792B2 (ja) | 1982-08-02 | 1982-08-02 | ブートストラップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133722A JPH0715792B2 (ja) | 1982-08-02 | 1982-08-02 | ブートストラップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5924495A JPS5924495A (ja) | 1984-02-08 |
| JPH0715792B2 true JPH0715792B2 (ja) | 1995-02-22 |
Family
ID=15111376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57133722A Expired - Lifetime JPH0715792B2 (ja) | 1982-08-02 | 1982-08-02 | ブートストラップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0715792B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60139887U (ja) * | 1984-02-24 | 1985-09-17 | ノートン株式会社 | コアバレル用ビツト |
| US5774392A (en) * | 1996-03-28 | 1998-06-30 | Ramtron International Corporation | Bootstrapping circuit utilizing a ferroelectric capacitor |
| KR100490298B1 (ko) * | 1997-12-31 | 2005-08-12 | 주식회사 하이닉스반도체 | 워드라인부트스트랩회로 |
| CN118098304A (zh) * | 2023-10-24 | 2024-05-28 | 温州核芯智存科技有限公司 | 一种存储电路结构、存储器、存储系统及字线自升压方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5461429A (en) * | 1977-10-26 | 1979-05-17 | Hitachi Ltd | Dynamic mis memory circuit |
| JPS56114198A (en) * | 1980-02-13 | 1981-09-08 | Nec Corp | Semiconductor circuit |
| JPS5782284A (en) * | 1980-11-07 | 1982-05-22 | Hitachi Ltd | Memory device |
-
1982
- 1982-08-02 JP JP57133722A patent/JPH0715792B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 電子材料１８［１１（１９７９−１１）ＰＰ．１２７−１３１「高速６４ＫダイナミックＮＭＯＳメモリ」 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5924495A (ja) | 1984-02-08 |
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