JPS6044833B2

JPS6044833B2 - 絶縁ゲ−ト型静電誘導トランジスタ

Info

Publication number: JPS6044833B2
Application number: JP52028275A
Authority: JP
Inventors: 潤一西澤
Original assignee: Individual
Current assignee: Individual
Priority date: 1977-03-15
Filing date: 1977-03-15
Publication date: 1985-10-05
Also published as: JPS53113483A

Description

【発明の詳細な説明】本発明は、半導体装置に関し、特にゲート容量を十分少
なくした絶縁ゲート型静電誘導トランジスタを用いた半
導体装置及び集積回路に関する。

従来の電界効果トランジスタは、接合型、絶縁，ゲート
型（ＭＯＳ型、ＭＩＳ型）のいずれにおいても、ドレイ
ン電流がドレイン電圧の増加に対して次第に飽和する飽
和型の電流・電圧特性を示している。一方、ドレイン電
流がドレイン電圧の増加とと．もに増加し続ける静電誘
導電界効果トランジスタ（以下ＳＩＴと称す）が本願発
明者により特願昭４６一２８４０５号１電界効果トラン
ジスタョ、特願昭４６−５７７６８号０電界効果トラン
ジスタョにおいて提案された。

ＳＩＴは電界効果トランジスタ（以下ＦＥＴと称す）に
対し次のような特徴を有している。

１主動作領域において、ソース●ドレイン間がパンチス
ルーＬない状態、即ちソース●ゲート間に空乏状態にな
らない状態が残つて、キヤリア注入状態が存在し、しか
も直列抵抗５と変換コンダクタンスＧｍとの積が１より
小なるように選定された不純物密度並びに諸寸法を有す
ることにより、電流・電圧特性が不飽和特性を示すこと
。

電流・電圧特性が不飽和特性を示すことにより、高入力
インピーダンス、低出力インピーダンス素子として使用
でき、しかも見掛上の変換コンダクタンスＧｍが大きく
とれ、歪も小さくできること。

３出力電流が大きくとれ、所定の領域に高抵抗層を用い
ることにより耐圧を大きくすることができ、大電流、高
耐圧の大出力用素子が得られること。

ゲート領域の密度を高不純物密度となし、しかもゲート
の形状を小型にできるので、電極間容量及びゲート抵抗
を減少させることができ、高周波化、高速度化がはかれ
ること、同時に直列抵抗が小さく設定されることも高周
波化、高速度化を一層有利にしていること。

ｊ極めて広いゲート電圧範囲にわたり、又ゲート電圧だ
けでチヤンネルがピンチオフして電流・電圧特性が殆ん
ど指数関数則に従う低電流領域はもとより、直列抵抗Ｒ
ｓやドレイン抵抗Ｒｄの効果により特性が指数関数則か
らすれ、殆んど直線的な特性となる大電流領域まで含め
た極めて広い、場によつては１晰以上の電流範囲にわた
り、増幅係数を殆んど一定に保つなど、極めて歪の少な
い動作が行えること。

３電流値が極めて小さな領域になつても、多数キヤリア
注入てあるため、表面再結合や空乏層内再結合の影響が
殆んどなく、増幅係数を殆んど一定に保てることから、
低電流、低消費電力状態において、極めて優れたスイツ
チング動作等が行えること。

７大電流状態の温度特性を負にできることから熱暴走が
起こらないこと。

又殆んど温度特性を持たない構造設計が行えること。８
極めて広い動作温度範囲にわたり、たとえば２００゜Ｃ
以上にわたり、増幅係数を一定に保てること。

９チヤンネル幅を狭くし、チヤンネルの不純物密度を
低くすることにより、ゲート電圧が零ては殆んど電流が
流れず、ゲートに順方向電圧が加わつて始めて電流が流
れるという高速度のスイツチング動作が行えること。

悴というように、ＳＩＴは大電力、高耐圧、大電鉋、低
歪、低雑音、低消費電力、高速度動作等いずれの面にお
いても優れており、その温度特性をも含めて、従来のバ
イポーラトランジスタ、ＦＥＴにくらべて、優れた面の
極めて多いトランジスタである。

個別素子として、又集積回路用素子としてその優秀さは
すでに実証され、各方面に新たな応用分野を切り開いて
いる。高入力インピーダンスであるため次段と直結でき
、駆動電力を必要としないことから集積度を高くでき、
不飽和型電流・電圧特性を示し、変換コンダクタンスが
大きいことから、フアン●アウト（ＦａｎＯｕｔ）数を
多く取れる等集積回路に極めて適している。ＳＩＴのド
レイン電流１ｄは、ゲート電圧Ｖｇｌドレイン電圧Ｖｄ
のいずれに対しても低電流状態では殆んど指数関数則に
従つており、電流が大きくなつて直列抵抗による負帰還
作用が効果を持ち始めると指数関数則からすれてくる。
エンハンスモード（Ｅモード）或いはエンハンスモード
とデイプレツシヨンモード（Ｅ／Ｄモード）て動作する
絶縁ゲート（ＩＧ）静電誘導トランジスタの基本的構造
は、本願発明者が昭和５拝１月１１日出願、特願昭５２
−１７５６号及び昭和５詳２月１田出願、特願昭５２−
１３５５８号においてすでに明らかにしている。

ＩＧ−ＳＩＴにおいてゲート容量を減少させるためには
、当然のことながら、チヤンネル上に存在するゲート電
極の面積を小さくするか、ゲート電極下の絶縁層の厚さ
を厚くするかのいずれかである。絶縁膜を厚くすると反
転層を作つてチヤンネルを導通状態にするに必要なゲー
トの印加電圧（閾値電圧）か高くなつて、動作特性上望
ましいことではない。残る方法は、ゲート電極を小さく
することだけである。ゲート電極を十分に小さくした従
来のＩＧ−ＳＩＴの構造例の断面図をｎチヤンネル型の
もので第１図、第２図、第３図に示す。第１図ａでｎ＋
領域５１，５４はそれぞれソース領域、ドレイン領域で
あり、不純物密度は１０１７〜１σ１ｃｍ−３程度であ
る。

ｐ領域５２はソースからドレイン側に注入される電子の
量を制御するチヤンネル部となるとろで、その不純物密
度はチヤンネル長によるが、１０１４〜１０１８ｃ！Ｔ
ｉ−３程度である。この領域の不純物密度は、主動作領
域において、ソース・ドレイン間がパンチスルーしない
ように、即ち全領域がドレインから延びる空乏層に覆わ
れてしまわないように選定される。又その長さは数１０
０Ａから数μｍである。ｐ一領域５３は、低不純物密度
領域で、ドレイン領域５４との拡散電位だけでｐ一領域
全体が空乏層となるような寸法と不純物密度を有してい
る。たとえば不純物密度は１０１１〜１０１７ａｎ−３
程度であり、チヤンネルからドレイン領域までの距離が
長いほど低不純物密度にしなければならない。５５は、
ＳｉＯ２、Ｓｉ３Ｎ４、，Ａｌ２Ｏ３等の絶縁層、ある
いはこれらを複数個組み合せた絶縁層である。

５「，５４″はそれぞれソ・−ス、ドレインの金属電極
である。５６はゲート電極であり、Ｎ等の金属でも９よ
いし、ポリシリコン等の低抵抗率半導体でもよい。

しかし、チヤンネルが非常に短くなつて、ゲート電極が
細くなつた場合には、ゲート電極の抵抗とゲート容量か
ら決まる時定数が動作速度の限界を与えることになるか
ら、金属電極であることが望ましく、しかもその金属の
厚さも厚いほど抵抗が小さくなつて望ましい。ゲート電
極下の絶縁層の厚さは、チヤンネル長や動作モード（Ｅ
モードかＥ／Ｄモード）によつて変わるが１００Ａ程度
から１０００Ａ程度である。高耐圧用にする場合にはも
つと厚くてもよい。同一のチヤンネル長であれば、Ｅモ
ード動作する場合は絶縁層の厚さは、Ｅ／Ｄモードで動
作する場合にくらべてやや厚い。ゲート電極に正電圧が
印加されて絶縁層に接するｐ領域の表面近傍の電位が引
き下げられると、この電位障壁を越えて空乏層となつた
ｐ一層に電子が注入され、ｐ一層内では電界によつてド
リフトしドレイン領域に流れる。もちろん、電位障壁は
ドレイン電圧によつても制御されるようになされている
。従つて、この構造で、流れる電流はドレイン側に注入
される電子の量によつて殆んど決定するから、ソースか
ら電位障壁までの直列抵抗５による負帰還作用や、電位
障壁からドレインまでのドレイン抵抗の電圧効果が顕著
にならない電流領域では、ドレイン電流はゲート電圧ｇ
１ドレイン電圧Ｖｄのいずれに対しても殆んど指数関数
則に従つて流れることになる。ゲートに十分な正電圧が
加わつて、かつｐ一領域５３がドレイン電圧により完全
に空乏層になつていれば、抵抗性の電流が流れることも
ある。チヤンネルとなるｐ領域の不純物密度を表面近傍
において表面から中に入るにつれて漸減するような分布
にすればチヤンネルとなる反転層が広くなつて直列抵抗
が低下し、電流の立上がりは急峻になる。また、ドレイ
ン側のｐ一領域も同様で、表面から中に入るほど不純物
密度が低下していれば注入された電子がより広がつて流
れて、ドレイン抵抗を小さくする。第１図ａの構造でゲ
ート容量は十分小さくなるが、もう一つＭＯＳ，．ＳＩ
Ｔの動作速度を低下する大きな要因になつていたソース
・基板間容量及びドレイン・基板間容量は殆んど減少し
ていない。勿論、ソースと基板を同電位にして使用する
ときは、ソース・基板間容量は動作に影響しないし、ド
レインと基板を同電位にすれは下レーン・基板間容量は
動作に影響しない。たとえば、ドレイン・基板間容量を
減少させるには、第１図ｂのような構造にすればよい。
即ち、チヤンネルとなるべきｐ領域６２は、ソース領域
６１の周囲にのみ形成されている。その厚さは、第３図
ａと同様にソース・ドレイン間がパンチスルーしてしま
わないようにすなわち、ドレインから空乏層が完全にソ
ースに到達しないように不純物密度とともに決定される
。ｎ＋領域６４がドレイン、６６がゲート電極である。
各領域の不純物密度等は、第１図ａの場合と同様である
。ドレイン領域６４はｐ一領域と接しているから十分に
空乏層が広がつて、ドレイン・基板間容量は非常に小さ
くできる。第１図ｂの構造で、ドレインの電圧が高速で
変化する場合には、ｐ一層での空乏層の幅の変化が追随
できず、電力消費の原因となる。従つて、非常に高速の
動作をさせる場合には、第１図ｃのようにｐ一領域の下
にさらにｐ領域６７を設けて、ドレイン領域からの空乏
層が殆んどの動作領域で、ｐ領域６７に到達しているよ
うにすればよい。ｐ領域６７の不純物密度は１０１５〜
１σ０ｃｍ−３程度である。第１図ｄは、イオン打込み
等でソース領域をドレイン側に延ばした構造となつてい
る。不純物密度や動作は第１図ｂと殆んど同じである。
第１図ｂと同様にドレインの空乏層幅の変化の遅れが動
作速度を限定するような場合には、第１図ｅのようにｐ
領域７７を設けて、殆んどの動作状態でドレインからの
空乏層がｐ領域７７に到達するようにしておけばよい。
いずれの構造でもドレインからチヤンネルまどのｐ］ま
拡散電位だけで空乏層となるように不純物密度及び寸法
が選定されている。ゲート電極面積を小さくしてゲート
容量を十分減少させた縦型のＩＧ−ＳＩＴの断面構造例
をｎチヤンネルを例にして第２図に示す。

第２図ａ′８ｎ＋領域８１，８４はそれぞれソース、ド
レインであり、ｐ領域８２はチヤンネルとなるべき領域
、ｐ一領域８３は拡散電位だけで空え層となる領域、８
５は絶縁層、８６はゲート電極である。

不純物密度等は第１図の場合と同じである。ゲート電極
により反転層が生じ始めるとドレイン電流が流れ出す。
第２図ａでは、ゲート・ソース間容量が大きくなる傾向
にあるが、それを改善した例が第２図ｂであり、ゲート
電極がチヤンネルとなるｐ領域上に殆んど限定されてい
る以外は第２図ａと同じである。第２図ｃでは、ソース
が基板側に構成された例そある。ｎ＋領域１０１，１０
４がそれぞれソース、ドレイン、ｐ領域１０２がチヤン
ネルとなるべき領域、ｐ？１０３は拡散電位だけで空乏
層となる領域、１０５が絶縁層、１０６はゲート電極で
ある。第２図ｃの字型構造をＵ字型構造に近くした例が
第２図ｄである。ゲート電極１１６が二つの分かれたこ
とを除けば第２図ｃと同じである。勿論、ここでソース
・ゲート間容量が多少大きくなつてもよいのであれぱ、
ｎ＋領域１１１上の絶縁層１１５を上全部のゲート電極
が設けられてもよい。第２図では、ソースとドレインが
広い面積で対向することによつて、高速動作を目的とし
て、領域８２，８３等が短くされた場合には、ソース・
ドレイン間容量が大きくなる傾向にあり、やはり高速動
作の限界を与える要素となつてくる。

この困難を克服するには、ソースもしくはドレインの”
一方を小さく構成すればよい。その一例を第３図に示す
。第３図は、第２図Ａ，ｂの例てソース領域を小さく構
成した場合である。

第３図ａでｎ＋領域１２１，１３１はソース、１２４は
ドレイン、ｐ領３域１２２，１３２はチヤンネルとなる
領域、ｐ−領域１２３は拡散電位だけで空乏層となる領
域、１２５は絶縁層、１２６，１３６はゲート電極、１
２「，１３「はそれぞれソースの金属電極である。第３
図ｂは字型切込みが基板のｎ＋までＬ到達している以外
は、第３図ａと同じである。第２図ｃのドレインを小さ
な領域１６４に形成した例が第３図ｃである。第３図の
ように構成することにより、各種容量を十分小さく抑え
、高速度動作可能なＩＧ−ＳＩＴとなる。大電力動作を
目的する楊合には、ドレインからチヤンネルまでのｐ−
を長くして耐圧を十分取るようにすればよい。またこの
時には、ある程度ドレイン電圧が加わつてｐ−領域が全
領域空乏層となるようにしても構わないから、拡散電位
だけではｐ一全体は空乏層とならないような長さ及び不
純物密度に選定していてもよい。又こうした時には、ゲ
ート電極がｐ一領域上に相当はみだしていても、いずれ
ｐ一領域は殆んどの動作状態で空乏層となつているから
、殆んど容量の増加にはならない。勿論、集積回路内の
低電力高速スイツチ用等に用いるときには全領域空乏層
となつている方が、わずかなドレイン電圧で電流が流れ
るから多くの場合は好都合である。もつとも、ある程度
ドレイン電圧が加わつて所望の電流が流れるようにする
には、拡散電位だけでは一部空乏層とならない領域がｐ
一領域に残るように設計する場合もある。チヤンネル長
が短かく、ゲート電極下の絶縁層が薄くて、しかも誘電
率が大きく設定されれば、ゲートに加えられた電圧は殆
んどチヤンネルとなる半導体領域に加わるから、電位障
壁を越えてドレイン側に注入されるキヤリアの量はパイ
ポーラトランジスタの場合にかなり近い値になる。注入
されキヤリアがドレインまで流れる機構はパイポーラト
ランジスタの場合と全く同じであるから、パイポーラト
ランジスタに近い変換コンダクタンスを持たせることが
てきる。しかも、各電極間（基板との間も含む）の容量
を十分に小さくできるから、極めて高速度の動作が行え
る。しかし、第１図乃至第３図に示された従来のＩＧ−
ＳＩＴはいずれも、ソース・ドレイン間がソース、ドレ
イン領域とは反対導電型領域になつていることから、あ
る程度ドレイン電圧を加えないと、ソース近傍に電位障
壁を生じさせることにならず、むしろ、第１図乃至第３
図でいえはＰ，ｐ一接合境界近傍が電位障壁を与える仮
想ゲートとなつてしまい、ソースから仮想ゲートまでの
直列抵抗が大きくなつて電流の立上がりが不十分で変換
コンダクタンスが小さくなつてしまう欠点を有している
。本発明の目的は、叙上の欠点を克服して小さなドレイ
ン電圧領域から、ドレイン電流が十分に立上がつてしか
も変換コンダクタンスの大きいＭＯＳ．．ＭｌＳ，．Ｓ
ＩＴを提供し、またこのＳＩＴを用いた半導体集積回路
を提供することである。

第１図乃至第３図に示される従来のＩＧ−ＳＩＴにおい
て、ドレイン側に設けられた高抵抗領域をドレインと同
導電型の高抵抗領域に変更することによつて電位障壁を
与える仮想ゲートの位置をソース領域近傍にほぼ固定す
ることができる。

第１図乃至第３図に相当する、本発明のＩＧ−ＳＩＴの
断面構造例をｎチヤンネルの場合を例にとつて第４図乃
至第６図に示す。ドレイン側に挿入される高抵抗領域は
チヤンネルとなる反対導電型領域との拡散電位差により
殆んど空乏層となるように不純物密度とその長さは選定
される。チヤンネルとなる領域上のＳｌＯ２，Ｓｉ３Ｎ
４，Ａｌ。Ｏ３等もしくはこれらを組み合せた絶縁層は
薄く設定され、その上にゲート電極が設けられている。
絶縁層厚さは数百Ａから数千Ａである。第４図Ｃ，ｅに
おいて、ドレイン領域とｐ領域基板の間も主動作領域て
空乏層となるように距離が設定されている。ソース前面
の反対導電型領域の作る電位障壁高さは絶縁層を介した
ゲート電圧とドレイン電圧とにより制御される。チヤン
ネル領域の長さと不純物密度は、ドレイン電圧の増加に
つれて空乏層領域が一部チヤンネル領域にも延びてソー
ス前面の電位障壁を引き下げるように働くようになし、
かつ主動作領域のドレイン電圧に対してはチヤンネル領
域が全部空乏層となつてパンチスルーすることのないよ
うに、選定される。たとえば、半導体がシリコンでチヤ
ンネルの不純物密度が１×１０１３ｃｍ−３、１Ｘ１０
１４ｃｒｆＬ−３、１×１０１５ＣＴＴ１−３、１×１
０１６０−３とし、ドレイン電圧の最大値をたとえば１
０とすると、チヤｌンネル領域の長さはそれぞれ、１２
μＭｌ３．８μＭｌｌ．２μＭ，．Ｏ．３８μｍより長
くすることになる。チヤンネル領域の不純物密度にドレ
インに向うにつれて密度が低くなるような分布を持たせ
ることも、電位障壁のある仮想ゲート位置をソースｊ前
面に近付けて、ソースから仮想ゲートまでの直列抵抗を
十分減少させて電流の立上りを顕著にさせる。第４図乃
至第６図に示された構造の本発明のＩＧ−ＳＩＴは、ド
レイン電圧に対する電流の立上りノが速く起ることを除
くと、第１図乃至第３図の従来構造のＩＧ−ＳＩＴが有
していた特徴をそのまま保持している。

ゲート電極が所要のチヤンネルの上だけに設けられてい
て面積が小さいため、ゲート・基板間容量、ゲート・ド
レイン間容量が極端に小さくなり、同時にゲート・基板
間容量が小さくなり高速度動作にきわめて適してくる。
また、ゲート容量が非常に小さくなり、同一駆動能力を
持つインバータや論理ゲート、クロツクパルス発生器な
どから取れるフアン・アウト数が多くなる。また、ゲー
ト電極下の絶縁層を薄くするかまたは誘導率を大きくす
るなどしてゲート電極に加わる電圧が殆んどチヤンネル
部の半導体に加わるようにすれば、ソースからドレイン
側に注入されるキヤリア量のゲート電圧による制御は、
バイポーラトランジスタに近くなり、チヤンネル部の電
位障壁を通り越えたキヤリアのドレインまでの流れ方は
バイポーラトランジスタとまつたく同じであるから、本
発明のＭＯＳ，ＭＩＳ，ＳＩＴの変換コンダクタンスは
バイポーラトランジスタの値に近く、きわめて大きな値
とすることができフアン・アウト数を多くすることがで
きる。第４図乃至第６図は、本発明のＩＧ−ＳＩＴのい
くつかの具体例を示したものであり、本発明のＩＧ−Ｓ
ＩＴの構造はもちろんこれに限らない。導電型をまつた
く反転したものでもよいことはもちろんであるし、第５
図、第６図のようなたて型の構造のものではマルチチヤ
ンネルにすることも容易である。第７図に本発明のＩＧ
−ＳＩＴを用いた相補型１Ｇ−ＳＩＴの断面構造例を示
す。

第７図ａは相補型１Ｇ−ＳＩＴ（Ｃ−１Ｇ−ＳＩＴ）の
インバータを示す等価回路、第７図ｂはその断面構造例
であり、第４図ｂの構造を基本にしている。６１−６２
−６３−６４−６６でｎチヤンネルＩＧ−ＳＩＴＴｌを
構成し、６「−６２″−６４２−６６″でｐチヤンネル
ＩＧ−ＳＩＴＴ２を構成している。

勿論、第７図ａの回路を構成する構造がこれに限らない
ことはいうまでもない。本発明のＩＧ−ＳＩＴを用いた
Ｃ−１Ｇ−ＳＩＴを基本にした低電力高速度で動作する
基本論理構成の１例を三入力の場合で第８図に示す。第
８図ａは三入力のＮＯＲゲート、第８図ｂは三入力のＮ
ＡＮＤである。ＭＯＳＦＥＴを用いたＣＭＯＳＦＥＴ構
造に比べて、ゲート容量、ドレイン容量等が小さい上に
変換コンダクタンスが大きいから、動作速度が速く消費
電力も小さい。又次・段駆動能力が大きいため、フアン
・アウト数が多く取れる長所も有している。次段との直
結も容易にできる。ノーマリ・オン状態にあるＳＩＴを
負荷にしたＮＯＲ．ＮＡＮＤゲートの１例を第９図Ａ，
ｂにそれぞれ二人力の場合で示す。Ｃ−１Ｇ−ＳＩＴ構
成に比べれば消費電力が多くなるが、こうした構成べも
、勿論高速度の動作が行える。第８図、第９図において
入力の数は、この図面に示されたものに限らず、任意に
増減できる。また、導電型をまつたく反対にしたもので
もよい。この他にも、電極容量が少なく、変換コンダク
タンスの大きい本発明のＩＧ−ＳＩＴは低電力、高速で
動作する各種の論理回路を構成することができｊる。そ
の１例を第１０図に示す。駆動用トランジスタ（Ｔｌ，
Ｔ２，Ｔ３・・・・・・）にｎチヤンネル接合型ＳＩＴ
ｌ負荷用トランジスタに本発明のｐチヤンネルＩＧ−Ｓ
ＩＴを用いた回路である。

一人力四出力のインバータ（基本回路）を組・み合せた
回路になつている。第１０図ｂに基本回路部分の断面構
造例を示す。駆動用ＳＩＴは表面配線型になつている。
切り込み型ゲートを用いればゲート容量をさらに低減で
き、より高速度の動作に適する。第１０図ｂで、ｎ＋領
域１７１、ｎ一領・域１７２、ｎ＋領域１７３，１７３
″ ｐ＋領域１７４がそれぞれ駆動用ＳＩＴのソース、
チヤンネル、ドレイン、ゲートになつており、それぞれ
不純物密度は、１０１７〜１σ０Ｃ７７！−３、１０１
１〜１０１６ｃＴｎ−３、１σ８〜１（Ｐｌｃｍ−３、
１α５〜１〔α−３程度である。ｐ１領域１７６、ｎ領
域１７７は負荷用１Ｇ−ＳＩＴのソース及びチヤンネル
である。ｐ＋領域１７４は、ＩＧ−ＳＩＴのドレインで
もある。この例では、１７７と１７４の間のｐ一領域は
拡散電位だけで十分空乏層になつている。倒立型ＳＩＴ
のチヤンネルも零ゲートバイアス時には完全にピンチオ
フしており遮断状態にある。ゲートにある程度の順方向
バイアスが加わつて始めて導通状態に変る。第１０図ａ
で、四出力のインバータが描かれていて、第１０図ｂに
はドレインは１７３，１７３″の２つしか描かれていな
いが、残りの２つのドレインは紙面垂直方向に配置され
ている。１７４の金属電極として１７４″が第１０図ｂ
には示されているが、集積回路全体のレイアウトから必
要なら設ければよいので、必ずしも必要ではない。

１７５は絶縁層、１７８はゲート電極である。

第１０図の例では、負荷用のＩＧ−ＳＩＴのゲートはド
レインと同電位に保たれ、駆動用ＳＩＴのゲートが高電
位Ｖ２に保たれたときには（前段の駆動用ＳＩＴは遮断
状態）、ＩＧ−ＳＩＴのゲート電位がＶＳＳ−Ｖ２＝Ｖ
４で反転層が十分に生じておらず電流は流れない。すな
わち、駆動用ＳＩＴのゲートに電流は流れない。導通状
態にある駆動用ＳＩＴは、次段の負荷用１Ｇ一ＳＩＴか
ら電流を供給される。即ち、導通状態にある駆動用ＳＩ
Ｔのドレイン電位はＶ１（Ｖ１〈２）であるから、その
時負荷用ＳＩＴのソース・ドレイン間電圧（同時にゲー
ト電位である）は、Ｖ３＝ＶＳＳ一１となり電流ｈを供
給する（昭和５２年２月１５日出願０半導体装置及び半
導体集積回路ョ参照）。本実施例ではＩＧ−ＳＩＴのゲ
ートはドレインと同電位に設定されているが、かならず
しもこれに限らず、ソースと同電位に保つてもよいし、
独立に所定の電位を与えてもよい。第１０図ｂで示した
構造では、負荷用１Ｇ−ＳＩＴのソース領域が反対導電
型のかなり不純物密度の高い層で囲われている。

したがつて、その両領域間の拡散電位差が大きく取れる
特徴を有している。駆動用ＳＩＴのソース領域と負荷用
ＳＩＴソース領域には順方向電圧が加わる構成になつて
いるから、この例のように負荷用ＳＩＴのソース領域が
高密度の反対導電型領域で囲まれている構造は、不要な
電流が流れることを抑える特徴を有している。負荷用１
Ｇ−ＳＩＴのドレインと駆動用接合型ＳＩＴのゲートと
が共通の領域て構成され、極めて集積度が高くてきる集
積回路の１実施例を示したものであり、勿論構造はこれ
に限るものではない。導電型を全く反転したｎチヤンネ
ルＩＧ−ＳＩＴとｐチヤンネル接合型ＳＩＴの組み合せ
でもよい。ＩＧ−ＳＩＴの構造も第１０図に示すものに
限らず、第４図のような構造のものであればよい。ｐ＋
領域１７６，１７４はｎ＋領域１７１に到達していても
よい。また、倒立接合型ＳＩＴの構造もこれに限るもの
ではない。本願発明者が特願昭５１−１４３６９８号１
電界効果トランジスタョ及び特願昭５２−４６３３号１
静電誘導トランジスタ集積回路ョにおいて提案したよう
な構造であつても構わない。もちろん、また負荷用、駆
動用いずれもＩＧ−ＳＩＴとした集積回路とすることも
できる。その１例を第１１図に示す。電源配布線を流れ
る電流に局所的な変動が生じて不都合なときは、特願昭
５２−４６３３号１静電誘導トランジスタ集積回路ョ、
特願昭５２−１５８７的Ｊ半導体装置及び半導体集積回
路ョ出願明細書にあるように、電源配布線とドレインを
同電位にし、駆動用ＳＩＴのソースと同電位になるよう
にソースを構成し、ゲートを駆動用ＳＩＴのゲートと直
結した、ＳＩＴを配置すればよい（第１２図）。

低電力、高速度で動作する本発明のＩＧ−ＳＩＴは半導
体記憶装置として使用されても、その性能を一段と向上
させる。第１３図は本発明のＩＧ−ＳＩＴを用いたダイ
ナミツクＲＡＭメモリセルの１例である。

第１３図ａは一個のＩＧ−ＳＩＴ３Ｏ３を使つて、容量
Ｃ３Ｏ４にメモリするメモリセルである。

３０１が書き込み読み出しのアドレス線（列線）、３０
２が書き込み読み出しのデータ線（行線）である。

書き込み、読み出しの速度はＩＧ−ＳＩＴの変換コンダ
クタンスを胛とすると、殆んどＣ／ＧＩＴｌで与えられ
る。本発明のＩＧ−ＳＩＴ（７）ＧｒＴｌはバイポーラ
トランジスタにかなり近い値にできるから、ＭＯＳＦＥ
Ｔによるメモリセルより少なくとも一桁以上高速の書き
込み、読み出しが行える。第１３図ｂは、３個の本発明
のＳＩＴｌ３ｌ５，３ｌ６，３ｌ７を用いたメモリセル
であり、３１１，３１２は書き込み、読み出しアドレス
線、３１３，３１４はデータ読み出し線、書き込み線で
ある。この回路では、ＳＩＴ３ｌ６のゲート容量にメモ
リする方式であるから、この３１６のゲート容量は大き
いことが望ましい。又３１６は動作速度にそれほど影響
しないから、特願昭５２−１７５６号７Ｍ０Ｓ，ＭＩＳ
静電誘導電界効果トランジスタ．明細書に示されるよう
な従来のＭＯＳ，ＭＩＳＳＩＴでもよいし、ＭＯＳＦＥ
Ｔてもょぃ。第１４図ａは、本発明のＩＧ−ＳＩＴをス
タテイツクＲＡＭメモリセルに応用した１例である。

３２１はアドレス線、３２２はデータ読み出し線、３２
３はデータ書き込み線、３２４乃至３２９は本発明のＩ
Ｇ−ＳＩＴてある。

特に動作速度を決・定する３２４，３２５，３２８，３
２９のＳＩＴはゲート容量などの各容量を小さく設定さ
れており、Ｇｍも大きくなるように設定されている。３
２６，３２７は第２図のＳＩＴても、又従来のＭＯＳＦ
ＥＴでもよい。

第１４図ａの構成で、従来ＭＯＳノＦＥＴで構成されて
いたものより１桁程度以上書き込み読み出し速度の速い
動作が行える。ＲＡＭの回路構成は勿論、これらに限る
ものではない。又、ｎチヤンネルＳＩＴを主体に回路を
構成したが、ｐチヤンネルでもよいことはいうまでもな
い。第１４図ｂは本発明のＩＧ−ＳＩＴを相補型に構成
した場合にスタテイツクＲＡＭメモリセルの１例である
。第１４図ａのものに比べれば、相補型構成になつてい
ることから電力消費は極めて少なく、売稈度に減少して
いる。３３１はアドレス線、３３２はデータ読み出し線
、３３３はデータ書き込み線、３３４乃至３３９は本発
明のＩＧ−ＳＩＴである。

本発明のＳｌＴは、こうしたＲＡＭばかりでなく、ＲＯ
Ｍ（ＲｅａｄＯｎｌｙＭｅｍＯｒｙ）にも、プログラマ
ブルＲＯＭｌシフトレジスタにも、又浮遊ゲートなどを
備えた不揮発性メモリにも応用できる。

以上述べたＩＧ−ＳＩＴ及びそれを用いた集積回路は、
全てこれまで公知の結晶技術、拡散技術、イオン打ち込
み技術、微細加工技術、選択拡散、選択エツチング、選
択成長、選択酸化等により製造することができる。

本発明のＩＧ−ＳＩＴは、ソース近傍のチヤンネル，と
なるべき狭い半導体領域の上に絶縁層を介してゲート電
極を構成し、チヤンネルからドレインまでは高抵抗率領
域になつていて空乏層化しており、キヤリアはドリフト
走行する。

このように構成することにより、ゲート容量を十分小さ
くで；き、又ドレイン・基板間容量を十分小さくできる
うえに、小さなドレイン電圧で十分電流が立上がり変換
コンダクタンスを大きくできるから、極めて低電力かつ
高速度で動作する。その製造もそれほど複雑でないこと
とあいまつて、論理回路、記憶装置に応用された時、極
めて顕著な性能向上をもたらし、その工業的価値は非常
に大きい。

【図面の簡単な説明】

第１図ａ乃至ｅ１第２図ａ乃至ｄ、第３図ａ乃ｌ至ｃは
従来のＩＧ−ＳＩＴの断面構造例、第４図ａ乃至ｅ、第
５図ａ乃至ｄ、第６図ａ乃至ｃは本発明のＩＧ−ＳＩＴ
の断面構造例、第７図ａ及びｂは相補型１Ｇ−ＳＩＴの
回路例及び断面構造例、第８図ａ及びｂ１第９図ａ及び
ｂはＩＧ−ＳＩＴ基本論理構成例、第１０図ａ及びｂは
ＩＧ−ＳＩＴと接合型（倒立型）ＳＩＴを組み合せたイ
ンバータ、第１１図ａ及びｂはＩＧ−ＳＩＴを組み合せ
たインバータの回路図と断面構造例、第１２図は電源配
布線を流れる電流を一定に保つ回路例、第１３図ａ及び
ｂはＩＧ一ＳＩＴで構成したダイナミツクＲＡＭメモリ
セルの１例、第１４図ａはＩＧ−ＳＩＴを用いたスタテ
イツクＲＡＭメモリセルの１例、第１４図ｂは相補型１
Ｇ−ＳＩＴスタテイツクＲＡＭメモリセルの１例である
。

Claims

【特許請求の範囲】１半導体基体の主表面近傍に形成された絶縁ゲート型
トランジスタにおいて、少くともキャリアを供給するた
めの高不純物密度の第１導電型の主表面に隣接して形成
されるソース領域、キャリアを回収するための高不純物
密度の前記第１導電型の主表面に隣接して形成されるド
レイン領域、前記第１導電型で、前記ドレイン領域より
低い不純物密度を有し、前記ソース領域から離れて位置
し、且つ前記ドレイン領域に隣接し、且つ、その一部は
主表面に達している補助ドレイン領域、少くとも一部が
前記ソース領域と補助ドレイン領域の間にあり、低不純
物密度で、前記第１導電型と反対導電型の第２導電型の
チャンネル領域、前記チャンネル領域上に形成された絶
縁層と該絶縁層上に形成された導電性ゲート電極よりな
るゲートからなり、前記ゲートに印加されるゲート電圧
と、前記ドレイン領域に印加されるドレイン電圧に応じ
て、前記チャンネル領域の電位障壁の高さが制御される
ことによつて、不飽和電流−電圧特性を示すことを特徴
とした絶縁ゲート型静電誘導トランジスタ。２前記特許請求の範囲第１項記載の絶縁ゲート型静電
誘導トランジスタにおいて、半導体基体を第２導電型と
し、チャンネル領域と該半導体基体が共有領域となり、
補助ドレイン領域は隣接したドレイン領域から主表面に
沿つてソース領域に延びていることを特徴とした絶縁ゲ
ート型静電誘導トランジスタ。３前記特許請求の範囲第１項記載の絶縁ゲート型静電
誘導トランジスタにおいて、半導体基板を第１導電型と
し、補助ドレイン領域と該半導体基体が共有領域となり
、チャンネル領域が、ソース領域の少くとも一部をかこ
んでいる如く形成されていることを特徴とした絶縁ゲー
ト型静電誘導トランジスタ。４前記特許請求の範囲第１項記載の絶縁ゲート型静電
誘導トランジスタにおいて、半導体基体を第２導電型と
し、該半導体基体の上に第１導電型で低不純物密度の第
１領域を形成し、該第１領域中に該絶縁ゲート型静電誘
導トランジスタを形成し、該第１領域と補助ドレイン領
域を共有領域とし、チャンネル領域が、ソース領域の少
くとも一部をかこんでいる如く形成されていることを特
徴とした絶縁ゲート型静電誘導トランジスタ。５前記特許請求の範囲第３項又は第４項記載の絶縁ゲ
ート型静電誘導トランジスタにおいて、ソース領域の一
部が、主表面に沿つて、ドレイン領域に向つて延びてい
ることを特徴とした絶縁ゲート型静電誘導トランジスタ
。６主表面を有する半導体基体に形成された絶縁ゲート
型トランジスタにおいて、少くとも、キャリアを供給す
るための高不純物密度の第１導電型のソース領域、キャ
リアを回収するための高不純物密度のドレイン領域、前
記ソース領域と前記ドレイン領域の間にあり、少くとも
その一部は該ソース領域の一部に接して形成される前記
第１導電型と反対導電型の第２導電型のチャンネル領域
、前記チャンネル領域とドレイン領域の間にあり、少く
ともその一部は該チャンネル領域とドレイン領域に接し
て形成される前記第１導電型で前記ドレイン領域より低
い不純物密度を有する補助ドレイン領域を含み、前記各
領域を前記主表面に対して垂直方向に少くとも各領域の
一部は重ねて形成し、且つ前記主表面から所定の形の溝
を形成し、前記チャンネル領域は少くとも一部が溝部分
に露出し、少くとも該チャンネル領域上に形成された絶
縁層と該絶縁層上に形成された導電性ゲート電極よりな
るゲートからなり、前記ゲートに印加されるゲート電圧
と前記ドレイン領域に印加されるドレイン電圧に応じて
、前記チャンネル領域の電位障壁の高さが制御されるこ
とによつて、不飽和電流−電圧特性を示すことを特徴と
した絶縁ゲート型静電誘導トランジスタ。