JPS627702B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、特に静電誘導サイリスタを有するこ
とを特徴とする半導体メモリに関する。

従来のサイリスタを使用した半導体メモリは、
その中に含まれるサイリスタの高周波特性が悪
く、高速のメモリとしては使用できない。特にゲ
ート部分の大きな横方向抵抗及び大きな寄生容量
に起因する非常に大きなゲート時定数を有し、ま
た蓄積したキヤリアの制御が行いにくく、ゲート
端子から離れたところにおいては、入力信号の効
果が及ばない等、非常に多くの欠点を有してい
る。

一方、静電誘導トランジスタをメモリ構成要素
として用いた半導体メモリが提案され、その高速
性、低消費電力性、高集積性、低雑音性が注目さ
れているが、この静電誘導トランジスタを用いた
半導体メモリは、スタテイツクメモリとして使用
する場合にはその構成素子数が増加し、高集積
化、低エネルギー化に対する障害となる。また、
少ない構成素子数で高集積化を実現するために
は、ダイナミツクメモリ構成を採用せざるを得な
い。

本発明は、除上の従来のサイリスタを用いた半
導体メモリ及び静電誘導トランジスタを用いた半
導体メモリの欠点を除去するもので、その目的は
超高速、低エネルギー、低雑音で高集積度のスタ
テイツクメモリを提供することにある。

以下図面を参照して本発明を詳細に説明する。
第１図は本発明の一実施例の斜視図でありチヤン
ネルが形成されるｎ形低不純物密度（以下ｎ^-と
称す。）基板１中に埋め込まれたほぼ平行線状の
ｐ形高不純物密度（以下ｐ⁺と称す。）のアノード
領域２、ほぼ網目状に表面に露出して形成された
ｐ⁺ゲート領域３、網目の中にそれぞれ形成され
たｎ形高不純物密度（以下ｎ⁺と称す。）のカソー
ド領域４、およびカソード領域４を埋め込み領域
２と交叉する方向に接続する配線５から成る。図
中破線６で囲んだ部分が１セルでありｎチヤンネ
ルの静電誘導サイリスタ１個により形成されてい
る。

第２図は第１図の実施例の１セルをとり出した
断面図である。チヤンネル領域７は、表面のｐ⁺
領域３（これがゲートとなる）による空乏層８で
ほぼピンチオフしており、埋め込まれたｐ⁺領域
２をアノード、表面のｎ⁺領域４をカソードとす
る静電誘導サイリスタである。静電誘導サイリス
タの静特性は周知の通りで、第３図にその一例を
示す。たとえばゲート電圧０の時に曲線ａのよう
になるとすると、ゲートに負電圧をかけると曲線
ｂ、正電圧を印加すると曲線ｃのように阻止電圧
が変化する。ゲート電圧０の時の曲線はａに限ら
ずｂの方向にもｃの方向にも変化したものが可能
である。たとえばａの曲線に注目して、図中の破
線のような負荷線を与える負荷を用いた時、始め
動作点はＡ点で阻止状態で電流は流れない。次
に、阻止電圧Ｖ、より大きな電圧を印加すると、
動作点はＢ点に移り導通状態となる。このＡおよ
びＢ点を利用して記憶を行う。

第４図は第１図の実施例の回路図であり、図中
の静電誘導サイリスタ９はＸ方向の線X₁，X₂、
…にアノードが、Ｙ方向の線Y₁，Y₂、…にカソ
ードが接続されており、ゲートはすべて接続され
ており、抵抗を介してカソードに接続されるか、
あるゲート電圧を印加される。

ここであるビツト、例えば１０に書き込みを行
いたい場合は、X₁にV₂，Y₂にV₃（ここでV₂＜
V₁，V₃＜V₁，V₂＋V₃＞V₁）なる電圧を印加する
と、１０に含まれるサイリスタのみが導通し、他
のサイリスタには変化は起らない。読出しの場合
は、X₁とY₂間の電圧が他より低いのでもちろん
これを検出すれば良い。また、書き込まれた情報
は、サイリスタのアノード、カソード間に最小保
持電圧よりやや大きな電圧を印加しておくだけで
保持されている。以上の様にして、非破壊読出し
が可能なスタテイツクメモリが実現される。静電
誘導サイリスタは、超高速、低制御エネルギー、
低雑音の特徴を有するので、非常に高速低エネル
ギー、低雑音のメモリが実現される。またゲート
に電圧を印加して阻止電圧を変化させて、書込
み、読出しを行うことももちろん可能であり、さ
らに確実かつ低電圧で書込み、読出しが可能とな
る。さらに破壊読出しとすることも、もちろん可
能である。

第１図の実施例においては、静電誘導サイリス
タはｐゲート形であるが各部分の導電形を反対に
して、ｎゲート形とできることはもちろんである
し、ｐ⁺領域２をｎ⁺に、ｎ⁺領域４をｐ⁺とするこ
ともできる。この場合には、素子表面にはｐ⁺領
域のみを形成すれば良く、製造が非常に容易にな
る。

第５図は本発明の他の実施例でありチヤンネル
が形成されるｎ^-領域１１がｐ⁺アノード領域１２
上に形成されており、ほぼ一方向に連続したｐ⁺
ゲート領域１３により、ｎ⁺カソード領域１４が
囲まれていて、これは配線１５により、ゲート領
域１３と交叉する方向に接続されている。このメ
モリの配線図を第６図に示す。この場合はアノー
ドが共通になつていて、ゲート−カソード間で記
憶動作を行うので、非常に低電圧での動作が可能
となる。この実施例の場合も、はじめの実施例と
同様に導電形の変更が可能であり、同様の特徴を
有する。

第７図は本発明の更に他の実施例であり、第５
図の実施例に更に第２のゲート２２を加えたもの
であり、第１のゲート２１、第２のゲート２２の
いずれかを前述の実施例のごとく一方向に接続
し、他方をすべて連続した構造として、書き込み
時の電圧を低下させることが可能となる。

第８図は本発明の更に他の実施例であり、第１
図の実施例の下側に、さらにｐ形低不純物密度
（以下ｐ^-と称す。）領域３１をチヤンネルとしそ
の中にｎ⁺領域３２を形成してゲートとした構造
であり、ゲートの接続方法は第７図の実施例と同
様である。この実施例では、ｎ⁺領域３２にもバ
イアスを加えることにより、更に一層の高速化が
可能となる。

以上の実施例においては、静電誘導サイリスタ
を構成素子として用いていたが、その各ゲートを
ビームベース形とすることもできる。そのベース
形状の例を第９図ａ乃至ｃに示す。ａはｐ⁺ゲー
ト領域４１の間をそれより不純物密度が低く（以
下ｐと称す。）、薄い領域４２で接続したものであ
る。ｂは薄いｐ領域４３で、ｃはほぼ同じ厚さの
ｐ領域４４でそれぞれ接続した構造である。また
ベース部分が均一なｐ領域で構成されている構造
も含めて、これらｐ領域あるいは薄い領域は、パ
ンチスルーしかかつているか、或いはパンチスル
ーしている状態において使用され、静電誘導トラ
ンジスタあるいは静電誘導サイリスタのバイポー
ラトランジスタモードである。特にベースの一部
に高不純物密度領域または金属領域またはMOS
構造部分を接触させて、この部分から電圧を供給
する時、静電誘導トランジスタあるいは静電誘導
サイリスタの特徴を生かすことになる。このため
これら高不純物密度あるいは金属あるいはMOS
構造部分から制御されるベース部分までの長さ
は、ほぼデバイ長程度以内となるようにベース部
分が構成される。

以上に示した実施例は、周知の選択拡散、選択
成長、イオン打込み、微細加工、選択エツチン
グ、プラズマエツチング、スパツタリング、酸
化、CVD法等の諸技術を駆使することにより容
易に製造できる。

次に、第１図を例にとつて、本発明の半導体メ
モリの製造法の一例を示す。第１０図は、その工
程を示す断面図である。ｎ^-形基板１０１（比抵
抗1000Ω−cm）にｐ⁺領域１０２を10μピツチの
ほぼ平行線状に選択拡散（表面不純物密度５×
10¹⁹cm^-3）で形成する。（図１０ａ）次にｎ^-層１
０３（不純物密度１×10¹⁴cm^-3）をエピタキシヤ
ル成長しｂ，ｐ⁺領域１０４を網状に選択拡散
（表面不純物密度１×10²⁰cm^-3）で形成するｃ。

次にｎ⁺領域をｐ⁺領域の網目に選択拡散で（表
面不純物密度１×10²⁰cm^-3）形成する。ｄ最後に
電極を形成して完成する。埋め込み層１０２への
電極は、表面から拡散層を形成して埋め込み層１
０２と接続してもよいし、一部をエツチングし
て、埋め込み層１０２を露出させてももちろんよ
い。以上の例に示した比抵抗、不純物密度、表面
不純物密度、厚さ、寸法、形状、相互の位置関係
等はもちろんこれらに限られることはない。たと
えば網目の寸法は目が拡散電位によりほぼピンチ
オフするように形成すれば良いし、不純物密度
は、必要な抵抗値によつても変りうる。また高不
純物密度領域とその周辺においては、格子歪補償
技術が有効となる。

導電形等は、本実施例に限られることなく、変
更が可能であり、不純物密度等も、例えば低不純
物密度領域は10¹¹〜10¹⁷cm^-3、高不純物密度領域
は10¹⁶〜10²²cm^-3というように広範囲に変え得
る。また非破壊読出しのスタテイツクメモリを中
心として説明してきたが、破壊読出しももちろん
可能であるし、ダイナミツクメモリとして、ター
ンオン・ターンオフ時間の相異を利用するとか、
充放電を行うことももちろんできる。

更に各領域の形状、相対位置等も実施例に限ら
れることなく、ピンチオフ状態を実現できればよ
いので、丸形その他でもよく、また全周を囲んだ
形状である必要もなく、一部が切れていても良い
し、一部を浮遊ゲートとしてもよい。また、各ゲ
ート領域が分離された構造もとり得る。ゲート
は、浮遊状態、バイアス状態、抵抗を介して、あ
るいは直接他の電極へ接続される状態、いずれも
が可能となる。さらに実施例においては、アノー
ド・カソード間の電流は、基板表面とほぼ垂直に
流れる構造であるが、これに限らず他の方向、た
とえば基板表面にほぼ平行に流れる横形構造とし
てもよい。また、どの電極を共通にし、どれを一
方向にほぼ平行にするかも実施例に限られない。

さらに、ゲートあるいはチヤンネル、あるいは
それらの近傍に、光に対する感受性を持たせ、光
サイリスタを構成して用いることもできる。この
場合、イメージセンサ等として用いることができ
る。

以上説明したように、本発明は構成要素とし
て、静電誘導サイリスタを用いることにより、超
高速、低エネルギー、低雑音の半導体メモリを高
集積度で実現することができ、特にスタテイツク
メモリが容易に１素子で実現できる構造を有して
おり、非常に工業的価値の高いものである。

【図面の簡単な説明】

第１図は本発明の実施例の斜視図、第２図は第
１図のひとつのセルの断面図、第３図は静電誘導
サイリスタの特性例、第４図は第１図の回路図、
第５図は本発明の他の実施例の斜視図、第６図は
第５図の回路図、第７図及び第８図は本発明の更
に他の実施例の一つのセルの断面図、第９図は本
発明の更に他の実施例のゲート部分の断面図、第
１０図は第１図の工程を示す断面図である。

Claims (1)

1. 【特許請求の範囲】 １ 第１の導電形で低不純物密度のチヤンネル領
   域と、前記チヤンネル領域の一表面に少なくとも
   一部が島状に露出した第１の導電形で高不純物密
   度のカソード領域と、前記カソード領域をほぼ囲
   む形で配置された第２の導電形で高不純物密度の
   ゲート領域と、前記チヤンネル領域内に埋め込ま
   れた、第２の導電形で高不純物密度のアノード領
   域とを有する静電誘導サイリスタにおいて、前記
   ゲート領域もしくは前記アノード領域に所定の電
   圧を印加することによつて前記カソード領域と前
   記アノード領域の間の導通状態を変化せしめ、記
   憶動作を行なうことを特徴とする半導体メモリ。 ２ 前記静電誘導サイリスタの前記アノード領域
   を一方向に複数個接続した配例を少なくとも一つ
   有し、かつ前記ゲート領域をすべて接続したこと
   を特徴とする前記特許請求範囲第１項記載の半導
   体メモリ。 ３ 前記静電誘導サイリスタの前記ゲート領域を
   一方向に複数個接続した配列を少なくとも一つ有
   し、かつ前記アノード領域をすべて接続したこと
   を特徴とする前記特許請求範囲第１項記載の半導
   体メモリ。 ４ 前記静電誘導サイリスタの前記ゲート領域下
   の前記チヤンネル領域内に第２の導電形で高不純
   物密度の第２のゲート領域を有することを特徴と
   する前記特許請求範囲第１項乃至第３項のいずれ
   か一項記載の半導体メモリ。 ５ 前記静電誘導サイリスタの前記チヤンネル領
   域内に、第２の導電形で低不純物密度の第２のチ
   ヤンネル領域を有し、前記ゲート領域下の前記第
   ２のチヤンネル領域内に、第１の導電形で高不純
   物密度の第２のゲートが埋め込まれていることを
   特徴とする前記特許請求範囲第１項乃至第３項の
   いずれか一項記載の半導体メモリ。 ６ 前記静電誘導サイリスタの前記ゲート領域が
   前記カソード領域下においてもつながつているこ
   とを特徴とする前記特許請求範囲第１項乃至第５
   項のいずれか一項記載の半導体メモリ。