JPH0311568B2 - - Google Patents
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- Publication number
- JPH0311568B2 JPH0311568B2 JP57202202A JP20220282A JPH0311568B2 JP H0311568 B2 JPH0311568 B2 JP H0311568B2 JP 57202202 A JP57202202 A JP 57202202A JP 20220282 A JP20220282 A JP 20220282A JP H0311568 B2 JPH0311568 B2 JP H0311568B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- delay
- output
- inverting
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/033—Monostable circuits
Landscapes
- Pulse Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の分野〕
本発明は一般に閉ループ・シングル・シヨツ
ト・マルチバイブレータ、特に出力パルス幅を制
御するためにループ内の反転論理回路間に接続さ
れた遅延回路を用いたものに関する。
ト・マルチバイブレータ、特に出力パルス幅を制
御するためにループ内の反転論理回路間に接続さ
れた遅延回路を用いたものに関する。
閉ループ・マルチバイブレータは公知であつ
て、そこではループ内の２個の反転OR回路又は
２個のNAND回路間に接続された遅延回路が出
力パルス幅及び回復時間を決定している。前者の
例は“Manual of Logic Circuits”、G.A.
Maley、Prentice Hall、1970の262ページに記載
されている。後者は例えば米国特許第3601636号
明細書に示されている。
て、そこではループ内の２個の反転OR回路又は
２個のNAND回路間に接続された遅延回路が出
力パルス幅及び回復時間を決定している。前者の
例は“Manual of Logic Circuits”、G.A.
Maley、Prentice Hall、1970の262ページに記載
されている。後者は例えば米国特許第3601636号
明細書に示されている。
適正は動作のために、従来のマルチバイブレー
タへの入力パルスは、遅延回路の遅延よりも長い
時間の間不活性（反転OR回路の場合は「ダウ
ン」）でなければならず、入力パルス幅は２個の
反転OR回路又はNAND回路の遅延よりも大きく
なければならない。もし入力パルス・サイクル時
間が短かすぎて、先程の２つの要求のうち最初の
ものを満たさなければ、マルチバイブレータの回
復は不完全になり、その結果出力パルス幅は短縮
し遅延回路の遅延よりも短かくなるであろう。
タへの入力パルスは、遅延回路の遅延よりも長い
時間の間不活性（反転OR回路の場合は「ダウ
ン」）でなければならず、入力パルス幅は２個の
反転OR回路又はNAND回路の遅延よりも大きく
なければならない。もし入力パルス・サイクル時
間が短かすぎて、先程の２つの要求のうち最初の
ものを満たさなければ、マルチバイブレータの回
復は不完全になり、その結果出力パルス幅は短縮
し遅延回路の遅延よりも短かくなるであろう。
あるシステム応用の場合、マルチバイブレータ
の回復時間は、出力パルス幅の対応する短縮が避
けられるように遅延回路の遅延以下に減少される
事が望ましい。
の回復時間は、出力パルス幅の対応する短縮が避
けられるように遅延回路の遅延以下に減少される
事が望ましい。
閉ループ・シングル・シヨツト・マルチバイブ
レータ構造の２つの論理回路は、同じ型の反転論
理回路を多数個継続接続したものから成る遅延回
路によつて互いに接続され、継続接続された回路
の２個以上のものがループから、遅延されていな
い第２の入力を受け取る。マルチバイブレータの
回復時間は遅延回路のバイパスされていない反転
論理回路の最大の遅延によつて決定される。出力
パルス幅は遅延回路の反転論理回路の総遅延によ
つて決定される。
レータ構造の２つの論理回路は、同じ型の反転論
理回路を多数個継続接続したものから成る遅延回
路によつて互いに接続され、継続接続された回路
の２個以上のものがループから、遅延されていな
い第２の入力を受け取る。マルチバイブレータの
回復時間は遅延回路のバイパスされていない反転
論理回路の最大の遅延によつて決定される。出力
パルス幅は遅延回路の反転論理回路の総遅延によ
つて決定される。
良好な実施例は、先づ第１図及び第２図に示す
先行技術の回路動作を考察する事によつてより良
く理解できる。第１図のシングル・シヨツト・マ
ルチバイブレータは反転OR回路１及び２から成
り、それらの回路は出力４と反転OR回路１の１
入力との間を接続するフイードバツク線３によつ
てループ構造に構成されている。反転OR回路１
は反転出力２１及び非反転出力２０を有する。出
力２０は入力の論理ORであり、出力２１は出力
２０の補数である。回路１及び２は経路５及び６
によつて互いに接続されている。経路５は理想的
にはゼロ遅延を有し、経路６はマルチバイブレー
タの出力パルス幅及び回復時間を決定する遅延素
子を含む。
先行技術の回路動作を考察する事によつてより良
く理解できる。第１図のシングル・シヨツト・マ
ルチバイブレータは反転OR回路１及び２から成
り、それらの回路は出力４と反転OR回路１の１
入力との間を接続するフイードバツク線３によつ
てループ構造に構成されている。反転OR回路１
は反転出力２１及び非反転出力２０を有する。出
力２０は入力の論理ORであり、出力２１は出力
２０の補数である。回路１及び２は経路５及び６
によつて互いに接続されている。経路５は理想的
にはゼロ遅延を有し、経路６はマルチバイブレー
タの出力パルス幅及び回復時間を決定する遅延素
子を含む。
回路１及び２は固有の遅延も有し、これは第１
図の例では１単位であると仮定されている。遅延
素子の遅延は16単位であると仮定されている。第
２図の波形を参照して説明するために、回路１の
１単位の遅延は経路５中の１単位の遅延回路７及
び経路６中の17単位の遅延回路８に移されてい
る。また回路２の１単位の遅延は１単位の遅延回
路９に移されている。従つて回路１及び２は動作
の説明に関しては、固有の遅延を持たない理想的
な反転OR回路であると考えられる。
図の例では１単位であると仮定されている。遅延
素子の遅延は16単位であると仮定されている。第
２図の波形を参照して説明するために、回路１の
１単位の遅延は経路５中の１単位の遅延回路７及
び経路６中の17単位の遅延回路８に移されてい
る。また回路２の１単位の遅延は１単位の遅延回
路９に移されている。従つて回路１及び２は動作
の説明に関しては、固有の遅延を持たない理想的
な反転OR回路であると考えられる。
第２図の理想化された波形は、22単位のパルス
幅を持つ入力パルスＩが入力１０に加えられる事
を示している。連続した入力パルス間の時間は16
単位であつて、全体的な繰り返し時間Tcは38単
位である。第２図の他の波形Ａ、Ｂ、Ｃ、Ｄ、Ｅ
及びＯは、当業者に明らかなように、経路中に回
路１及び２並びに遅延回路７，８及び９の存在す
る結果として説明される極性及び幅を有する。
幅を持つ入力パルスＩが入力１０に加えられる事
を示している。連続した入力パルス間の時間は16
単位であつて、全体的な繰り返し時間Tcは38単
位である。第２図の他の波形Ａ、Ｂ、Ｃ、Ｄ、Ｅ
及びＯは、当業者に明らかなように、経路中に回
路１及び２並びに遅延回路７，８及び９の存在す
る結果として説明される極性及び幅を有する。
回路の回復時間、即ち所定の入力パルスＩの終
端した後、回路が後続する入力パルスに対して正
常な応答を生じる準備のできるようになるまでの
時間は、所定の入力パルスの終端後に波形Ｅが下
がる時間によつて決定される事に特に注意された
い。さらにこの時間は経路６中の遅延単位の数に
よつて決定される。22単位の入力パルス幅及び経
路６中の16単位の遅延素子を仮定する限り、正常
なマルチバイブレータの応答に関して第２図に示
すように後続する入力パルスは38時間単位よりも
前には起こり得ない。万一後続する入力パルスが
早期に発生するならば、出力Ｏは38時間単位以前
には立ち上がる事を妨げられ、短縮した（歪ん
だ）出力パルスが生じるであろう。
端した後、回路が後続する入力パルスに対して正
常な応答を生じる準備のできるようになるまでの
時間は、所定の入力パルスの終端後に波形Ｅが下
がる時間によつて決定される事に特に注意された
い。さらにこの時間は経路６中の遅延単位の数に
よつて決定される。22単位の入力パルス幅及び経
路６中の16単位の遅延素子を仮定する限り、正常
なマルチバイブレータの応答に関して第２図に示
すように後続する入力パルスは38時間単位よりも
前には起こり得ない。万一後続する入力パルスが
早期に発生するならば、出力Ｏは38時間単位以前
には立ち上がる事を妨げられ、短縮した（歪ん
だ）出力パルスが生じるであろう。
本発明は、第１図の17単位の遅延回路８を、第
３図に示すような全遅延が17に等しい、より短か
い遅延回路１１及び１２の縦続鎖から構成できる
という事実を利用している。遅延回路１１及び１
２の各々は多数の１遅延単位反転回路から構成さ
れる。７つのそのような反転回路が遅延回路１１
を構成し、８つのそのような反転回路が遅延回路
１２を構成する。遅延回路１１を構成する７つの
反転回路は全体的に反転を行なうので、遅延回路
１１の出力は入力の補数である。論理回路１′の
非反転１単位遅延が遅延回路１１に付加されるの
で、その全体的遅延は８単位になる。第３図の回
路には余分の反転OR回路１３（その非反転１単
位遅延は遅延回路１２に含まれるものとみなされ
る）が付加されている。回路１３の１つの入力は
遅延回路７′の出力に接続され、他の入力は遅延
回路１１の出力に接続されている。第３図の構成
要素及び波形で、第１図に対応するものはプライ
ム付きの番号及び文字で表わされている。
３図に示すような全遅延が17に等しい、より短か
い遅延回路１１及び１２の縦続鎖から構成できる
という事実を利用している。遅延回路１１及び１
２の各々は多数の１遅延単位反転回路から構成さ
れる。７つのそのような反転回路が遅延回路１１
を構成し、８つのそのような反転回路が遅延回路
１２を構成する。遅延回路１１を構成する７つの
反転回路は全体的に反転を行なうので、遅延回路
１１の出力は入力の補数である。論理回路１′の
非反転１単位遅延が遅延回路１１に付加されるの
で、その全体的遅延は８単位になる。第３図の回
路には余分の反転OR回路１３（その非反転１単
位遅延は遅延回路１２に含まれるものとみなされ
る）が付加されている。回路１３の１つの入力は
遅延回路７′の出力に接続され、他の入力は遅延
回路１１の出力に接続されている。第３図の構成
要素及び波形で、第１図に対応するものはプライ
ム付きの番号及び文字で表わされている。
第４図の理想化された波形は、入力パルスＩが
29単位という長い持続時間を有するが、第２図の
場合と同じ38単位の繰り返し間隔Tcを持つ事を
示している。従つて連続した入力パルス間の時間
（９単位）は、以前に説明したように第１図の場
合は正常なマルチバイブレータ応答を発生するた
めに不充分である。しかしながら反転OR回路１
３の付加及び17単位の遅延回路を遅延回路１１及
び１２に分離する事によつて、第３図のマルチバ
イブレータは出力パルスO′の短縮を伴なう事な
く正常に応答する。
29単位という長い持続時間を有するが、第２図の
場合と同じ38単位の繰り返し間隔Tcを持つ事を
示している。従つて連続した入力パルス間の時間
（９単位）は、以前に説明したように第１図の場
合は正常なマルチバイブレータ応答を発生するた
めに不充分である。しかしながら反転OR回路１
３の付加及び17単位の遅延回路を遅延回路１１及
び１２に分離する事によつて、第３図のマルチバ
イブレータは出力パルスO′の短縮を伴なう事な
く正常に応答する。
波形A′，B′，C′，D′，E′，Ｆ及びＧの極性及
び幅は、当業者に明らかなように遅延回路７′，
９′，１１及び１２並びに回路１′，２′及び１３
の構成から理解できる。
び幅は、当業者に明らかなように遅延回路７′，
９′，１１及び１２並びに回路１′，２′及び１３
の構成から理解できる。
第３図の回路の回復時間は、第２図のように、
所定の入力パルスの終端した後に波形E′が下がる
時間によつて決定される。しかしながら第３図の
場合は、全体の遅延は回路１′と２′との間で17単
位であるが、波形E′は所定の入力パルスI′の終端
に続いて10単位で即ち第１図及び第２図の場合と
全く同じように時間39で下がる。この好ましい結
果は、遅延回路７′の出力と回路１３の１つの入
力との間に接続を与える事によつて達成される。
この接続はマルチバイブレータ回路の回復相にお
いて遅延回路１１の８単位の遅延をバイパスす
る。回路１３への前述の接続の存在は、マルチバ
イブレータ回路の能動相の間は何の変化も与えな
い。より具体的には出力パルス幅は依然として、
第１図及び第２図の場合と全く同様な遅延回路１
１及び１２の17単位の全遅延によつて決定され
る。言い換えると、第１図及び第３図のマルチバ
イブレータの出力パルスＯ及びO′は、それぞれ
の入力パルスＩ及びI′の「アツプ」部分及び「ダ
ウン」部分の間の相異にもかかわらず同一であ
る。
所定の入力パルスの終端した後に波形E′が下がる
時間によつて決定される。しかしながら第３図の
場合は、全体の遅延は回路１′と２′との間で17単
位であるが、波形E′は所定の入力パルスI′の終端
に続いて10単位で即ち第１図及び第２図の場合と
全く同じように時間39で下がる。この好ましい結
果は、遅延回路７′の出力と回路１３の１つの入
力との間に接続を与える事によつて達成される。
この接続はマルチバイブレータ回路の回復相にお
いて遅延回路１１の８単位の遅延をバイパスす
る。回路１３への前述の接続の存在は、マルチバ
イブレータ回路の能動相の間は何の変化も与えな
い。より具体的には出力パルス幅は依然として、
第１図及び第２図の場合と全く同様な遅延回路１
１及び１２の17単位の全遅延によつて決定され
る。言い換えると、第１図及び第３図のマルチバ
イブレータの出力パルスＯ及びO′は、それぞれ
の入力パルスＩ及びI′の「アツプ」部分及び「ダ
ウン」部分の間の相異にもかかわらず同一であ
る。
マルチバイブレータの回復時間のそれ以上の減
少は、第５図に示すように接続された回路１４及
び１５等の付加的な反転OR回路を設ける事によ
つて達成される。単純な反転遅延単位の縦続接続
鎖（この単位の３つ以外の全ては１遅延単位の反
転回路より成る）が、回路１″の非反転出力と回
路２″の入力の１つとの間に延在している。４番
目、８番目、及び12番目の単位の位置では鎖の代
わりに、遅延回路７″の出力からの入力も受け取
る反転OR回路１４，１３′，１５が存在する。
第１図及び第３図に対応する第５図の構成要素は
プライム及び２重プライム付きの番号で表わされ
ている。
少は、第５図に示すように接続された回路１４及
び１５等の付加的な反転OR回路を設ける事によ
つて達成される。単純な反転遅延単位の縦続接続
鎖（この単位の３つ以外の全ては１遅延単位の反
転回路より成る）が、回路１″の非反転出力と回
路２″の入力の１つとの間に延在している。４番
目、８番目、及び12番目の単位の位置では鎖の代
わりに、遅延回路７″の出力からの入力も受け取
る反転OR回路１４，１３′，１５が存在する。
第１図及び第３図に対応する第５図の構成要素は
プライム及び２重プライム付きの番号で表わされ
ている。
第３図の反転OR回路１３の付加はマルチバイ
ブレータの回復時間を第１図のものの9/16に減少
させるが、第５図の反転OR回路１４，１３′及
び１５の付加はマルチバイブレータの回復時間を
第１図のものの5/16に減少させる。第５図で入力
バイア線１６は反転OR回路１″及び２″の間に接
続された遅延鎖の全遅延の5/16以外全てをバイパ
スする。鎖の最初の１遅延単位１９は回路１″の
固有の非反転遅延を表わす事に御注意願いたい。
バイパス線１８から回路１５の入力までの遅延は
４単位即ち遅延鎖の全遅延の4/16である。バイパ
ス線１７から回路１３′の入力までの遅延も４単
位である。遅延ブロツク１９の出力から回路１４
の入力までの遅延は３単位である。バイパス線間
の前述の遅延の最大のもの（５単位）はマルチバ
イブレータの回復時間を決定し且つそれに等し
い。
ブレータの回復時間を第１図のものの9/16に減少
させるが、第５図の反転OR回路１４，１３′及
び１５の付加はマルチバイブレータの回復時間を
第１図のものの5/16に減少させる。第５図で入力
バイア線１６は反転OR回路１″及び２″の間に接
続された遅延鎖の全遅延の5/16以外全てをバイパ
スする。鎖の最初の１遅延単位１９は回路１″の
固有の非反転遅延を表わす事に御注意願いたい。
バイパス線１８から回路１５の入力までの遅延は
４単位即ち遅延鎖の全遅延の4/16である。バイパ
ス線１７から回路１３′の入力までの遅延も４単
位である。遅延ブロツク１９の出力から回路１４
の入力までの遅延は３単位である。バイパス線間
の前述の遅延の最大のもの（５単位）はマルチバ
イブレータの回復時間を決定し且つそれに等し
い。
マルチバイブレータの回復時間の別の減少は、
縦続接続された遅延単位鎖内に配置された反転
OR回路と共に別のバイパス線を用いる事によつ
て達成し得る。バイパス線配置の一般的規則は下
記の通りである。
縦続接続された遅延単位鎖内に配置された反転
OR回路と共に別のバイパス線を用いる事によつ
て達成し得る。バイパス線配置の一般的規則は下
記の通りである。
(1) 遅延線又はバイパス線のいずれかを伝播した
入力信号は、バイパス線に接続された反転OR
回路の２つの入力において等しい論理値の原因
とならなければならない。
入力信号は、バイパス線に接続された反転OR
回路の２つの入力において等しい論理値の原因
とならなければならない。
(2) 下記の経路に沿つた最大の遅延は、マルチバ
イブレータの回復時間を決定し且つそれに等し
い。
イブレータの回復時間を決定し且つそれに等し
い。
(a) 遅延線の入力から最初の反転OR回路ま
で、 (b) いずれかのバイパス線から次の反転OR回
路の入力まで、 (c) バイパス線から遅延線の終りまで、
で、 (b) いずれかのバイパス線から次の反転OR回
路の入力まで、 (c) バイパス線から遅延線の終りまで、
第１図は典型的な先行技術のマルチバイブレー
タの回路図、第２図は第１図の回路内の種々の点
における一連の波形を示す図、第３図は本発明の
良好な実施例の回路図、第４図は第３図の回路内
の種々の点における一連の波形を示す図、第５図
は本発明の別の実施例の回路図である。 Ｉ，I′……入力、Ｏ，O′……出力、１，１′，
２，２′，１３……反転OR回路、７，７′，８，
９，９′，１１，１２……遅延回路。
タの回路図、第２図は第１図の回路内の種々の点
における一連の波形を示す図、第３図は本発明の
良好な実施例の回路図、第４図は第３図の回路内
の種々の点における一連の波形を示す図、第５図
は本発明の別の実施例の回路図である。 Ｉ，I′……入力、Ｏ，O′……出力、１，１′，
２，２′，１３……反転OR回路、７，７′，８，
９，９′，１１，１２……遅延回路。
Claims (1)
- 【特許請求の範囲】 １ (a) 入力端子と、 (b) 出力端子と、 (c) ２つの入力と、反転出力及び非反転出力をも
つ第１の論理OR回路と、 (d) ２つの入力と、少なくとも反転出力をもつ第
２の論理OR回路と、 (e) ２つの入力と、少なくとも反転出力をもつ第
３の論理OR回路とを具備し、 (f) 上記入力端子は、上記第１の論理OR回路の
一方の入力に接続され、 (g) 上記第１の論理OR回路の上記非反転出力
は、第１の遅延回路の反転出力を介して上記第
２の論理OR回路の一方の入力に接続され、 (h) 上記第１の論理OR回路の上記反転出力は、
第２の遅延回路の非反転出力を介して上記第２
の論理OR回路の他方の入力に接続され、 (i) 上記第２の遅延回路の上記非反転出力は、上
記第３の論理OR回路の一方の入力にも接続さ
れ、 (j) 上記第２の論理OR回路の上記反転出力は、
第３の遅延回路の非反転出力を介して上記第３
の論理OR回路の他方の入力に接続され、 (k) 上記第３の論理OR回路の上記反転出力は、
第４の遅延回路の非反転出力を介して上記出力
端子に接続され、 (l) 上記出力端子は、上記第１の論理OR回路の
他方の入力に接続されてなる、 シングル・シヨツト・マルチバイブレータ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US353455 | 1982-03-01 | ||
| US06/353,455 US4423338A (en) | 1982-03-01 | 1982-03-01 | Single shot multivibrator having reduced recovery time |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58161525A JPS58161525A (ja) | 1983-09-26 |
| JPH0311568B2 true JPH0311568B2 (ja) | 1991-02-18 |
Family
ID=23389176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57202202A Granted JPS58161525A (ja) | 1982-03-01 | 1982-11-19 | シングル・シヨツト・マルチバイブレ−タ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4423338A (ja) |
| EP (1) | EP0087510B1 (ja) |
| JP (1) | JPS58161525A (ja) |
| DE (1) | DE3273933D1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4760472A (en) * | 1987-02-06 | 1988-07-26 | Magnetic Peripherals Inc. | Dual channel readback recovery system |
| IT1204915B (it) * | 1987-03-11 | 1989-03-10 | Montedison Spa | Derivatori per sistemi asincronici |
| US5298799A (en) * | 1992-12-31 | 1994-03-29 | International Business Machines Corporation | Single-shot circuit with fast reset |
| US5467037A (en) * | 1994-11-21 | 1995-11-14 | International Business Machines Corporation | Reset generation circuit to reset self resetting CMOS circuits |
| JP7017948B2 (ja) * | 2018-02-26 | 2022-02-09 | 五洋建設株式会社 | ポンプ浚渫船及びポンプ浚渫方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US2888557A (en) * | 1954-09-17 | 1959-05-26 | Bell Telephone Labor Inc | Frequency divider circuits |
| US3248657A (en) * | 1963-10-18 | 1966-04-26 | Rca Corp | Pulse generator employing serially connected delay lines |
| GB1110093A (en) * | 1966-02-11 | 1968-04-18 | Standard Telephones Cables Ltd | Electrical circuit units and oscillation generators including triggered pulse generators |
| US3601636A (en) * | 1969-06-23 | 1971-08-24 | Mohawk Data Sciences Corp | Single-shot device |
| US3786357A (en) * | 1971-11-30 | 1974-01-15 | Gen Electric | Digital pulse train frequency multiplier |
| US3768026A (en) * | 1972-03-09 | 1973-10-23 | Bell Telephone Labor Inc | Retriggerable one-shot multivibrator |
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- 1982-11-19 JP JP57202202A patent/JPS58161525A/ja active Granted
- 1982-12-02 EP EP82111119A patent/EP0087510B1/en not_active Expired
- 1982-12-02 DE DE8282111119T patent/DE3273933D1/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| US4423338A (en) | 1983-12-27 |
| EP0087510A1 (en) | 1983-09-07 |
| DE3273933D1 (en) | 1986-11-27 |
| EP0087510B1 (en) | 1986-10-22 |
| JPS58161525A (ja) | 1983-09-26 |
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