JPS5846714A - クロツクパルス周波数変換回路 - Google Patents
クロツクパルス周波数変換回路Info
- Publication number
- JPS5846714A JPS5846714A JP14537381A JP14537381A JPS5846714A JP S5846714 A JPS5846714 A JP S5846714A JP 14537381 A JP14537381 A JP 14537381A JP 14537381 A JP14537381 A JP 14537381A JP S5846714 A JPS5846714 A JP S5846714A
- Authority
- JP
- Japan
- Prior art keywords
- clock pulse
- frequency
- nand gate
- output
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 8
- 238000004904 shortening Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000011056 performance test Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/00006—Changing the frequency
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
シーケンスとは現象の起こる順序をいい、シーケンス制
御とはあらかじめ定められた順序または一定の論理によ
って定められる順序にしたがって制御の各段階を遂次進
めてゆく制御をいう。
御とはあらかじめ定められた順序または一定の論理によ
って定められる順序にしたがって制御の各段階を遂次進
めてゆく制御をいう。
而してシーケンス制御装置には制御の時間的基準となる
基準クロックパルスが用いられることが多いが、この場
合に於て実際の前記装置の稼動すなわち実際の制御の際
には周波数ｆなる基準クロックパルスが用いられ、装置
の性能試験等に於いては、試験時間を短縮するために、
前記周波数ｆをｎｆに切換えられるように設計されたク
ロックパルス周波数変換回路が前記装置に組込まれるこ
とが多い。
基準クロックパルスが用いられることが多いが、この場
合に於て実際の前記装置の稼動すなわち実際の制御の際
には周波数ｆなる基準クロックパルスが用いられ、装置
の性能試験等に於いては、試験時間を短縮するために、
前記周波数ｆをｎｆに切換えられるように設計されたク
ロックパルス周波数変換回路が前記装置に組込まれるこ
とが多い。
本発明はこのようなシーケンス制御装置に用いられるク
ロックパルス周波数変換回路に関するものである。
ロックパルス周波数変換回路に関するものである。
第１図は従来のクロックパルス周波数変換回路（以下従
来回路という）の構成であって、１．２．３．４はＮＡ
ＮＤゲートであって、ＮＡべＤゲート１の一方の入力端
子５には周波数ｆの基準クロックパルスｆが入力され、
他方の入力端子にはＮＡＮＤゲート２の出力が入力され
ている。そしてＮＡＮＤゲート２の両入力端子は入力端
子６として一括接続され、これにクロックパルス制御信
号Ｃ５が加えられるとともに、ＮＡＮＤゲート３の一方
の入力端子に入力されている。またＮＡＮＤゲート３の
他の入力端子７には周波数ｎｆからなる時間短縮用クロ
ックパルスが加えられている。
来回路という）の構成であって、１．２．３．４はＮＡ
ＮＤゲートであって、ＮＡべＤゲート１の一方の入力端
子５には周波数ｆの基準クロックパルスｆが入力され、
他方の入力端子にはＮＡＮＤゲート２の出力が入力され
ている。そしてＮＡＮＤゲート２の両入力端子は入力端
子６として一括接続され、これにクロックパルス制御信
号Ｃ５が加えられるとともに、ＮＡＮＤゲート３の一方
の入力端子に入力されている。またＮＡＮＤゲート３の
他の入力端子７には周波数ｎｆからなる時間短縮用クロ
ックパルスが加えられている。
そしてＮＡＮＤゲート４の一方の端子にはＮＡＮＤゲー
ト１の出力が、他方の端子にはＮＡＮＤゲート３の出力
がそれぞれ加えられ、ＮＡＮＤゲート４の出力端子８か
らは前記クロックパルス制御信号Ｃ８によってその周波
数がｆまたはｎｆに切換わるパルス（これを以下システ
ムクロックパルスという）が出力するようになっている
。
ト１の出力が、他方の端子にはＮＡＮＤゲート３の出力
がそれぞれ加えられ、ＮＡＮＤゲート４の出力端子８か
らは前記クロックパルス制御信号Ｃ８によってその周波
数がｆまたはｎｆに切換わるパルス（これを以下システ
ムクロックパルスという）が出力するようになっている
。
斯かる構成の従来回路の動作は以下の如くである。即ち
、入力端子５には１２図（イ）に示す如き基準クロック
パルスが入力され、一方入力端子７には同図（ロ）に示
す如き時間短縮用クロックパルスが入力され、さらに入
力端子６には同図ｅ１）に示す如−き選択的番こローレ
ベルまたはハイレベルとなるクロックパルス制御信号Ｃ
５が加えられているから、出力端子８からは同図に）に
示す如きシステムク、ロックパルスが出力Ｕることにな
る。すなわち前記Ｃ５がローレベルのときには周波数ｆ
であり、ハイＬ／／’（ルのときには周波数ｎｆなるシ
ステムクロックパルスが出る。
、入力端子５には１２図（イ）に示す如き基準クロック
パルスが入力され、一方入力端子７には同図（ロ）に示
す如き時間短縮用クロックパルスが入力され、さらに入
力端子６には同図ｅ１）に示す如−き選択的番こローレ
ベルまたはハイレベルとなるクロックパルス制御信号Ｃ
５が加えられているから、出力端子８からは同図に）に
示す如きシステムク、ロックパルスが出力Ｕることにな
る。すなわち前記Ｃ５がローレベルのときには周波数ｆ
であり、ハイＬ／／’（ルのときには周波数ｎｆなるシ
ステムクロックパルスが出る。
しかし第１図に図示した構成の従来回路では論理素子数
が多くなるという欠点がある。
が多くなるという欠点がある。
本発明はか−る事情に鑑みてなされたもの′で、従来回
路と同様の機能をもち得て、しかも前記した欠点を除去
したクロックパルス周波数変換回路を提供することを目
的としており、以下に本発明の実施例について図示・説
明する。
路と同様の機能をもち得て、しかも前記した欠点を除去
したクロックパルス周波数変換回路を提供することを目
的としており、以下に本発明の実施例について図示・説
明する。
第３図は本発明に係るクロックパルス周波数変換回路′
（以下本発明回路という）の回路構成を示しており、図
において、９．１０はＮＡＮＤゲートであって、ＮＡＮ
Ｄゲート１０の一方の入力端子１１には周波数ｆの基準
クロックパルスｆが入り他方の入力端子にはＮＡＮＤゲ
ート９の出力端子が接続されていて、ＮＡＮＤゲート９
の一方の入力端子１３には基準クロックパルスｆのに倍
の周波数Ｋｆなる時間短縮用クロックパルスが入り、Ｎ
ＡＮＤゲート９の他の入力端子１４にはクロックパルス
制御信号Ｃ５−が入力されるようになっている。そして
ＮＡＮＤゲート１０の出力端子からシステムクロックパ
ルスが出８る。
（以下本発明回路という）の回路構成を示しており、図
において、９．１０はＮＡＮＤゲートであって、ＮＡＮ
Ｄゲート１０の一方の入力端子１１には周波数ｆの基準
クロックパルスｆが入り他方の入力端子にはＮＡＮＤゲ
ート９の出力端子が接続されていて、ＮＡＮＤゲート９
の一方の入力端子１３には基準クロックパルスｆのに倍
の周波数Ｋｆなる時間短縮用クロックパルスが入り、Ｎ
ＡＮＤゲート９の他の入力端子１４にはクロックパルス
制御信号Ｃ５−が入力されるようになっている。そして
ＮＡＮＤゲート１０の出力端子からシステムクロックパ
ルスが出８る。
而して本発明回路に於いてはクロックパルス制御信号Ｃ
８がローレベルであるときには出力端子１２から基準ク
ロックパルスｆを出力し、Ｃ５がハイレベルのときには
入力端子１３に周波数Ｋｆの時間短縮用クロックパルス
が入力されているに拘わらず、出力端子１２からは基準
クロックパルスのｎ倍の周波数ｎｆなるシステムクロッ
クパルスが出力されるよ引ζしである。そのため番ζは
前記にの−１ 値をに＝−７−となる如く設定しておく。但しｄは基準
クロックパルスｆのデユーティ−比である。
８がローレベルであるときには出力端子１２から基準ク
ロックパルスｆを出力し、Ｃ５がハイレベルのときには
入力端子１３に周波数Ｋｆの時間短縮用クロックパルス
が入力されているに拘わらず、出力端子１２からは基準
クロックパルスのｎ倍の周波数ｎｆなるシステムクロッ
クパルスが出力されるよ引ζしである。そのため番ζは
前記にの−１ 値をに＝−７−となる如く設定しておく。但しｄは基準
クロックパルスｆのデユーティ−比である。
またクロックパルス制御信号Ｃ８のハイレベルの期間は
基準クロックパルスｆの周期よりも長くしておく息要が
ある。例えばｆを６０）１２とし、ｎ−１０とするとき
、ｄ−０，６とすればに＝封−１５０，６ であるから、Ｋｆ−９００Ｈ２なる時間短縮用クロック
パルスを用いればよい。
基準クロックパルスｆの周期よりも長くしておく息要が
ある。例えばｆを６０）１２とし、ｎ−１０とするとき
、ｄ−０，６とすればに＝封−１５０，６ であるから、Ｋｆ−９００Ｈ２なる時間短縮用クロック
パルスを用いればよい。
第４図は第３図に図示した本発明回路の各部の波形を示
しており同図（イ）、（ロ）、（ハ）、に）はそれぞれ
第２図（イ）、（ロ）、（ハ）、に））に対応している
。
しており同図（イ）、（ロ）、（ハ）、に）はそれぞれ
第２図（イ）、（ロ）、（ハ）、に））に対応している
。
以上説明した如く本発明回路は２個のＮＡＮＤゲート９
．１０を用いＮＡＮＤゲート９の入カ端子ニハハイレベ
ルの期間が基準クロックパルスｆの周期よりも長いクロ
ックパルス制御信号ｃｓと周波数がＫｆ（但しＫ ｘ
、 ）なる時間短縮用クロックパルスを入力するととも
に前記ＮＡＮＤゲ−ト９の出力を前記ＮＡＮＤゲート１
ｏの一方の入力端子に入力し、ＮＡＮＤゲー）１０の他
方の入力端子には周波数がｆなる基準クロックパルスを
入力するようにしたものであるから、ＮＡＮＤゲー）１
０からはｆまたはｎｆなる周波数なるシステムクロック
パルスが出方し、しかも本発明回路は従来回路にくらべ
て論理素子の数を大幅に低減せしめることができる。
．１０を用いＮＡＮＤゲート９の入カ端子ニハハイレベ
ルの期間が基準クロックパルスｆの周期よりも長いクロ
ックパルス制御信号ｃｓと周波数がＫｆ（但しＫ ｘ
、 ）なる時間短縮用クロックパルスを入力するととも
に前記ＮＡＮＤゲ−ト９の出力を前記ＮＡＮＤゲート１
ｏの一方の入力端子に入力し、ＮＡＮＤゲー）１０の他
方の入力端子には周波数がｆなる基準クロックパルスを
入力するようにしたものであるから、ＮＡＮＤゲー）１
０からはｆまたはｎｆなる周波数なるシステムクロック
パルスが出方し、しかも本発明回路は従来回路にくらべ
て論理素子の数を大幅に低減せしめることができる。
な詔他の実施例として前記ＮＡＮＤゲートの代りにＮＯ
Ｒゲートを用いても同じ効果が得られ４
Ｒゲートを用いても同じ効果が得られ４
第１図、第２図はそれぞれ従来回路の構成およびその動
作説明図で、第３図、第４図はそれぞれ本発明回路の構
成詔よびその動作説明図であム９．１０・・・ＮＡＮＤ
ゲート。 特許出願人 日新電機株式会社 代理人弁理士大西孝治 （イ） （ロ） （ｌ＼） （ニ） 第１図 Ｓ 第２図
作説明図で、第３図、第４図はそれぞれ本発明回路の構
成詔よびその動作説明図であム９．１０・・・ＮＡＮＤ
ゲート。 特許出願人 日新電機株式会社 代理人弁理士大西孝治 （イ） （ロ） （ｌ＼） （ニ） 第１図 Ｓ 第２図
Claims (2)
- （１）ハイレベルの期間が基準クロックパルスｆの周期
より長いクロックパルス制御信号Ｃ５とにロックパノヒ
スを入力とするＮＡＮＤゲートと、前記基準クロックパ
ルスｆとＮＡＮＤゲートの出力を入力としシステムクロ
ックパルスを出力するＮＡＮＤゲートとよりなるクロッ
クパルス周波数変換回路。 - （２）前記ＮＡＮＤゲートを、Ｎ ＯＲゲートにしたこ
とを特徴とする特許請求の範囲第１項記載のクロックパ
ルス周波数変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14537381A JPS5846714A (ja) | 1981-09-14 | 1981-09-14 | クロツクパルス周波数変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14537381A JPS5846714A (ja) | 1981-09-14 | 1981-09-14 | クロツクパルス周波数変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5846714A true JPS5846714A (ja) | 1983-03-18 |
Family
ID=15383717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14537381A Pending JPS5846714A (ja) | 1981-09-14 | 1981-09-14 | クロツクパルス周波数変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5846714A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4947708A (ja) * | 1972-05-09 | 1974-05-09 |
-
1981
- 1981-09-14 JP JP14537381A patent/JPS5846714A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4947708A (ja) * | 1972-05-09 | 1974-05-09 |
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