JPH03116322A - 行列変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ この発明は、データの行列変換を行う場合等に用いて好
適な行列変換装置に関する。

〔発明の概要〕

この発明は、書き込みアドレス信号及び読み出しアドレ
ス信号を発生する制御手段と、２次元に配列された多数
のメモリセルを有し、書き込みアドレス信号に基づいて
入力データを書き込み、読み出しアドレス信号に基づい
て書き込んだ入力データを出力するＲＡＭとを備え、こ
のＲＡＭの出力側に行列変換された信号を得るようにす
ることにより、任意の時点で書き込んだデータを読み出
すことができ、高速の行列変換ができるようにしたもの
である。

〔従来の技術〕

従来、装置に与えられたシーケンシャルなデータの行と
列を入れ換えたデータ列を得るための行列変換装置とし
て第３図に示すようなものがある。

入力端子（４１１）〜（４１４）に印加された４ビツト
の入力データ（ｔｏ〜１３）は順次シフトレジスタトロ
ープ端子　（５０）より印加されるストローブ信号Ｓ０
により４つのアンド回路から成るゲート回路（４６）の
ゲートが開いてワイヤードＯＲ回路（５４）。

（５５）及び（５６）を介して出力端子（５７，）〜（
５７４）に出力される。また、シフトレジスタ（４３）
に格納された入力データＩ、はストローブ端子（５１）
より印加されるストローブ信号Ｓ１により４つのアンド
回路から成るゲート回路（４７）のゲートが開いてワイ
ヤードＯＲ回路（５４）、　（５５）及び（５６）を介
して出力端子（５７、）〜（５７４）に出力される。ま
た、シフトレジスタ（４４）に格納された入力データＩ
２はストローブ端子（５２）より印加されるストローブ
信号Ｓ２により４つのアンド回路から成るゲート回路（
４８）のゲートが開いてワイヤードＯＲ回路（５５）及
び（５６）を介して出力端子（５７、）〜（５７，）に
出力される。また、シフトレジスタ（４５）に格納され
た入力データＩ、はストローブ端子（５３）より印加さ
れるストローブ信号Ｓ３により４つのアンド回路からな
るゲート回路（４９）のゲートが開いてワイヤードＯＲ
回路（５６）を介して出力端子（５７１）〜（５７４）
に出力される。

このようにして行信号としての入力データが列信号とし
ての出力データとして順次出力される。

第３図はハードウェア的に行列変換を行う場合であるが
、ソフトウェア的にも行うことができる。

このことを第４図を用いて説明する。

ステップ（６０）でＲＡＭより第１ワードを読み出し、
ステップ（６１）で読み出したワードの１ビツトを左に
シフトし、ステップ（６２）で第１ワードをＲＡＭに格
納する。ステップ（６３）で上述の如く１ビツト左にシ
フトした結果押出されたＭＳＢ１ビットを操作用レジス
タのＬＳＢに入れ、操作用レジスタを１ビツト左にシフ
トする。ステップ（６４）で以下第１ワードを第２〜第
ｍワードと読み換える手順１をｍ回まで繰り返す。ステ
ップ（６５）で行列変換された第１ワードをＲＡＭに格
納する。手順２をｎ回繰り返すことによりｍ　Ｘ　ｎビ
ットの行列変換を終了する。

〔発明が解決しようとする課題〕

ところで、第３図の如き構成の従来装置の場合、シフト
レジスタ（４２）〜（４５）を使用しているので、シフ
トレジスタ（４２）〜（４５）を順番に書き込む必要が
あり、任意の時点でシフトレジスタ（４２）〜（４５）
に書き込んだり、これより読み出したりできるいわゆる
アドレスの任意性がない欠点がある。

またζ第４図の如きシフトウェアによる行列変換の場合
、変換速度が遅い欠点がある。

この発明は斯る点に鑑みてなされたもので、入力データ
を任意の時点で書き込み、これを任意の時点で読み出す
ことができ、しかも変換速度の早い行列変換装置を提供
するものである。

〔課題を解決するための手段〕

この発明による行列変換装置は、書き込みアドレス信号
及び読み出しアドレス信号を発生する制御手段（１）と
、２次元に配列された多数のメモリセル（１１〜ｉｎ、
　２１〜２ｎ、　３１〜３ｎ、　ｍｌ〜ｍｎ）を有し、
書き込みアドレス信号に基づいて入力データを書き込み
、読み出しアドレス信号に基づいて書き込んだ入力デー
タを出力するＲ　Ａ　Ｍ　（３）とを備え、このＲＡＭ
の出力側に行列変換された信号を得るように構成してい
る。

〔作用〕

制御手段（１）からの書き込みアドレス信号に基づいて
入力データを２次元に配列された多数のメモリセル（１
１〜ｉｎ、　２１〜２ｎ、　３１〜３ｎ、　ｍｌ〜ｍｎ
）を有するＲ　Ａ　Ｍ　（３）に書き込み、制御手段（
１）からの読み出しアドレス信号に基づいて書き込んだ
入力データを読み出して行列変換を行う。これによりＲ
ＡＭ（３）を使用しているので任意の時点で書き込み。

読み出しが可能となり、変換速度を高速とすることがで
きる。

〔実施例〕 以下、この発明の一実施例を第１図及び第２図に基づい
て詳しく説明する。

第１図は本実施例の回路構成を示すもので、同図におい
て、（１）はＣＰＵ、（２）はメモリバス、（３）は行
列変換ＲＡＭ、（４）はＩ１０インタフェース、（５）
は表示装置である。表示装置（５）からのデータがＩ１
０インタフェース（４）を通り、メモリバス（２）を介
して行列変換ＲＡ　Ｍ　（３）の書き込み端子Ｗに入カ
デ−タ（行信号）として供給される。そして、ＣＰＵ（
１）からの書き込みアドレス信号に基づいてＲＡＭ（３
）の所定位置に書き込まれる。

次にＣＰＵ（１）からの読み出しアドレス信号に基づい
てＲＡ　Ｍ　（３）の所定位置よりデータが読み出され
て読み出し端子Ｒに取り出され、出力データ（列信号）
としてメモリバス（２）及びＩ１０インタフェース（４
）を介して表示装置（５）に供給されて表示される。

第２図は行列変換ＲＡ　Ｍ　（３）の回路構成の一例を
示すもので、２次元に配列された第１行を確定するメモ
リセル（１１）　、　（１２）　、　（１３）　、・・
・・（１ｎ）、第２行を確定するメモリセル（２１）　
、　（２２）　、　（２３）　、・・・・（２ｎ）、第
３行を確定するメモリセル（３１）　、　（３２）　、
　（３３）　、・・・・（３ｎ）、第ｍ行を確定するメ
モリセル（耐）、（ｍ２）。

（ｍ３）　、・・・・（ｍｎ）を有する。またメモリセ
ル（１１）　。

（２１）　、　（３１）　、・・・・（ｍｌ）は第１列
を確定し、メモリセル（１２）　、　（２２）　、　（
３２）　、・・・・（ｍ２）は第２列を確定し、メモリ
セル（１３）　、　（２３）　、　（３３）　、・・・
・（ｍ３）は第３列を確定し、メモリセル（ｉｎ）　、
　（２ｎ）　、　（３ｎ）　、　・・・・（ｓｉｎ）は
第ｎ列を確定する。

（６１）〜（６ｎ）は表示装置（５）（第１図）からの
入力データ（１＋、ｌｘ、Ｉｚ・・・・Ｉｎ）が供給さ
れる書き込みビット線としての入力端子であって、夫々
第１列のメモリセル（１１）　、　（２１）　、　（３
１）　、　・・”　（ｍｌ）、第２列のメモリセル（１
２）　、　（２２）　、　（３２）　、・・・・（ｍ２
）、第３列のメモリセル（１３）　、　（２３）　、　
（３３）　、・・・・（ｍ３）、第ｎ列のメモリセル（
ｉｎ）　、　（２ｎ）　、　（３ｎ）　、・・・・（ｍ
ｎ）に接続されている。

（７＋　）　〜（７ｍ）はＣＰＵ（１）（第１図）から
の書き込みアドレス信号（Ｗｒ　、Ｗｚ　、Ｗｙ・・・
・Ｗｍ）が供給される書き込みワード線としての制御端
子であって、夫々第１行のメモリ線（１１）　、　（１
２）　、　（１３）　、・・・・（１ｎ）、第２行のメ
モリセル（２１）　、　（２２）　、　（２３）　、・
・・・（２ｎ）、第３行のメモリセル（３１）　、　（
３２）　、　（３３）　、・・・・（３ｎ）、第ｍ行の
メモリセル（ｍｌ）　、　（ｍ２）　、　（ｍ３）　、
　”　・・（ｍｎ）に接続されている。

（８，）〜（８ｎ）はＣＰＵ（１）から読み出しアドレ
ス信号（Ｒ１，Ｒ１，Ｒ３・・・・Ｒｎ）が供給される
°読み出しワード線としての制御端子であって、夫々第
１列のメそりセル（１１）　、　（２１）　、　（３１
）　、　”　”　（ｍｌ）、第２列のメモリセル（１２
）　、　（２２）　、　（３２）　、・・・・（ｍ２）
、第３列のメモリセル（１３）　、　（２３）　、　（
３３）　、　＝　・・（ｍ３）、第ｎ列のメモリセル（
ｉｎ）　、　（２ｎ）　、　（３ｎ）　、・・・・（ｍ
ｎ）に接続されている。

（９１）〜（９ｍ）は表示装置（５）への出力データ（
ｄｌ。

Ｏｚ＋０３＋・・・・Ｏｌｗ）が取り出される読み出し
ビット線としての出力端子であって、夫々第１行のメモ
リセル（１１）　、　（１２）　、　（１３）　、・・
・・（１ｎ）、第２行のメモリセル（２１）　、　（２
２）　、　（２３）　、・・・・（２ｎ）、第３行のメ
モリセル（３１）　、　（３２）　、　（３３）　、・
・・・（３ｎ）、第ｍ行のメモリセル（ｍｌ）　、　（
ｍ２）　、軸３）　、　＝　＝　（ｎｕｎ）に接続され
る。

書き込みサイクル中、第１サイクルでは制御端子（７υ
に印加される書き込みアドレス信号Ｗ、に基づいて入力
端子（６＋）、　（６ｚ）　、　（６１）　、　”　”
　（６ｎ）からの入力データＩ＋ｌｚ＋Ｌ＋・・・・Ｉ
ｎが夫々第１行のメモリセル（１１）　、　（１２）　
、　（１３）　、・・・・（１ｎ）に書き込まれ、第２
サイクルでは制御端子（７□）に印加される書き込みア
ドレス信号Ｗ２に基づいて入力端子（６，）　、　（６
−）　、　（６３）　、　・・・・（６ｎ）からの入力
データＩＩ＋１、．１３・・・・Ｉｎが夫々第２行のメ
モリセル（２１）。

（２２）　、　（２３）　、・・・・（２ｎ）に書き込
まれ、第３サイクルでは制御端子（７，）に印加される
書き込みアドレス信号Ｗ３に基づいて入力端子（６＋）
、（６□）、（６３）、・・・・（６ｎ）からの入力デ
ータＩ＋、Ｉｚ、Ｌ、”　Ｉｎが夫々第３行のメモリセ
ル（３１）　、　（３２）　、　（３３）　、・・・・
（３ｎ）に書き込まれ、・・・・第ｍサイクルでは制御
端子（７ｍ）に印加される書き込みアドレス信号Ｗｍに
基づいて入力端子（６１）、　（６２）　、　（，６３
）　、”　・・（６ｎ）からの入力データＩ＋＋Ｉｚ＋
■、＋・・・・Ｉｎが夫々第ｍ行のメモリセル（Ｉｌｌ
ｌ）　、　（ｍ２）　、　（ｍ３）　、　”　”　（ｍ
ｎ）に書き込まれる。

一方読み出しサイクル中、第１サイクルでは制御端子（
８，）に印加される読み出しアドレス信号Ｒ＋に基づい
て第１列のメモリセル（１１）　、　（２１）　、　（
３２）　。

・・・・（ｍｌ）のデータが読み出され、夫々出力デー
タＯＩ＋　Ｏｔ＋　Ｏｓ＋　”　”　６１＋１として出
力端子（９υ、　（９，）　。

（９３）、・・・・（９ｍ）に取り出され、第２サイク
ルでは制御端子（８ｔ）に印加される読み出しアドレス
信号Ｒ２に基づいて第２列のメモリセル（１２）　、　
（２２）　、　（３２）　。

・・・・（ｍ２）のデータが読み出され、夫々出力デー
タ０１１０２１０：＋＋　・＋　＋＋　Ｏｍとして出力
端子（９１）　、　（９２）　。

（９１）、・・・・（９ｍ）に取り出され、第３サイク
ルでは制御端子（８３）に印加される読み出しアドレス
信号Ｒ３に基づいて第３列メモリセル（１３）　、　（
２３）　、　（３３）　。

・・・・（ｍ３）のデータが読み出され、夫々出力デー
タ百８，６□＋　０３　＋・・・・百ｍとして出力端子
（９１）、（９□）。

（９３）、・・・・（９ｍ）に取り出され、第ｎサイク
ルでは制御端子（８ｎ）に印加される読み出しアドレス
信号Ｒｎに基づいて第ｎ列のメモリセル（ｉｎ）　、　
（２ｎ）　、　（３ｎ）　。

・・・・（ｍｎ）のデータが読み出され、夫々出力デー
タ０　＋、０２．Ｏｚ、”　・’　Ｑｍとして出力端子
（９１）、　（９り　。

（９３）、・・・・（９ｍ）に取り出される。

このようにして本実施例では書き込みｍ回、読み出しｎ
回のメモリアクセスにして行列変換の処理を行うことが
できる。

ここで従来技術と本実施例による方法とのＣＰＵ（１）
がＲＡ　Ｍ　（３）をアクセスする回数の比をｒとする
と ｍ＋ｎ Ｘｎ で表わされる。例えば書き込み１６ビツト、読み出し１
６ビツトの場合は１７８のメモリアクセス回数で行列変
換を終了することができ高速の変換速度を達成できるこ
とがわかる。現実にはＣＰＵ（１）内部でのビット操作
やそれを実行する命令の読み出し等により実行時間は数
十倍高速となる。

〔発明の効果〕

上述の如くこの発明によれば、２次元に多数のメモリセ
ルを配列してＲＡＭを構成し、書き込みアドレス信号に
基づいて入力データを書き込み、読み出しアドレス信号
に基づいて書き込んだデータを出力して行列変換を行う
ようにしたので、任意の時点で書き込み、読み出しが出
来る装置のアドレスの任意性を確保でき、また高速の行
列変換が可能となる。

【図面の簡単な説明】 第１図はこの発明の一実施例を示す回路構成図、第２図
はこの発明の要部の回路構成図、第３図は従来装置の一
例を示す回路構成図、第４図は従来例の一例を示すフロ
ーチャートである。 （１）はＣＰＵ、（２）はメモリバス、（３）は行列変
換ＲＡＭ、（４）はＩ１０インタフェース、（５）は表
示装置である。 代 理 人 松 隈 秀 盛 第１ 図 書で１とめ−ｃ”＝、　ｈ創艮 １ ２ Ｒ３−−−−−−−Ｒｎ 証汁出しワーＨ陳 第 凶

Claims (1)

1. 【特許請求の範囲】 書き込みアドレス信号及び読み出しアドレス信号を発生
   する制御手段と、 ２次元に配列された多数のメモリセルを有し、上記書き
   込みアドレス信号に基づいて入力データを書き込み、上
   記読み出しアドレス信号に基づいて上記書き込んだ入力
   データを出力するＲＡＭとを備え、該ＲＡＭの出力側に
   行列変換された信号を得るようにしたことを特徴とする
   行列変換装置。