JPH0255877B2 - - Google Patents
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- Publication number
- JPH0255877B2 JPH0255877B2 JP16876884A JP16876884A JPH0255877B2 JP H0255877 B2 JPH0255877 B2 JP H0255877B2 JP 16876884 A JP16876884 A JP 16876884A JP 16876884 A JP16876884 A JP 16876884A JP H0255877 B2 JPH0255877 B2 JP H0255877B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- shift register
- data
- bit
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特に多ビツト
入出力構成のランダム・アクセス・メモリ
（RAM）と高速読出し用のシフトレジスタとを
組合せた半導体記憶装置に関する。
入出力構成のランダム・アクセス・メモリ
（RAM）と高速読出し用のシフトレジスタとを
組合せた半導体記憶装置に関する。
従来、１ビツト入出力構成のダイナミツク
RAM、例えば、64Kワード×１ビツト構成RAM
とシリアルシフトレジスタとを組合せた半導体記
憶装置（メモリ）は既に発表されている。また多
ビツト入出力構成、例えば４ビツト構成RAMと
外部接続によるシフトレジスタとを組合せて同様
な機能を持たせたものも発表されている。このよ
うなメモリは一般にRAM側のランダムアクセス
とは非同期にシフトレジスタ側の高速読出しが可
能なものであり、通常RAM側とシフトレジスタ
側とのサイクルタイム比は１：５〜１：10であ
る。即ち、CPUデータバスとRAMのデータ入出
力に対してRAMからシフトレジスタに転送され
シフトレジスタから読出されるデータ速度が著し
く速いという特徴を有しておりこのためCPUと
ビデオデイスプレイ装置との間の画像データの高
速処理に利用されている。
RAM、例えば、64Kワード×１ビツト構成RAM
とシリアルシフトレジスタとを組合せた半導体記
憶装置（メモリ）は既に発表されている。また多
ビツト入出力構成、例えば４ビツト構成RAMと
外部接続によるシフトレジスタとを組合せて同様
な機能を持たせたものも発表されている。このよ
うなメモリは一般にRAM側のランダムアクセス
とは非同期にシフトレジスタ側の高速読出しが可
能なものであり、通常RAM側とシフトレジスタ
側とのサイクルタイム比は１：５〜１：10であ
る。即ち、CPUデータバスとRAMのデータ入出
力に対してRAMからシフトレジスタに転送され
シフトレジスタから読出されるデータ速度が著し
く速いという特徴を有しておりこのためCPUと
ビデオデイスプレイ装置との間の画像データの高
速処理に利用されている。
一般にRAM側のビツト構成が１ビツト構成の
場合にはCPUデータバスとRAMのデータ転送、
特に書込みはシフトレジスタの読出しに比べて、
前述したように、著しく遅いためこの転送効率を
高めるためにインタリーブ方式等により解決する
ことが行われているが、このためにはデバイスを
多数使用するという問題がある。
場合にはCPUデータバスとRAMのデータ転送、
特に書込みはシフトレジスタの読出しに比べて、
前述したように、著しく遅いためこの転送効率を
高めるためにインタリーブ方式等により解決する
ことが行われているが、このためにはデバイスを
多数使用するという問題がある。
そこで、複数ビツト入出力構成のRAMにおい
て高速シリアル読出し用のシフトレジスタを内蔵
させ、ランダムアクセスによるデータ転送速度を
高めてシリアル読出し速度との適合を図ることが
考えられる。一般には複数ビツト入出力構成の
RAMは複数ブロツク化された内部構成となつて
おり、例えば16Kワード×４ビツト構成のRAM
では、256行×64列のメモリ・セル・アレイ・ブ
ロツクを４個並置した構成を採るのが普通であ
る。その場合、各ワード毎の４ビツト・データは
各ブロツク内にばらばらに格納されるので、各ブ
ロツクに対し各コラム出力を各段に結合したシフ
トレジスタを付設し、それらシフトレジスタを直
列に接続してシリアル出力を取出す構成とする
と、ランダムアクセスによる同時並列書込み又は
読出しデータはシリアル出力においては一括連続
して出現しないことになり、データ処理上著しく
不便になるという問題がある。これを避けるため
には、各ブロツク毎に付設したシフトレジスタ毎
に別個にデータバスを設けて、各シフトレジスタ
からの出力をマルチプレクサを介してシリアル出
力に変換することが考えられるが、バス線やマル
チプレクサの追加が必要となり構成が複雑になる
という問題を生じる。
て高速シリアル読出し用のシフトレジスタを内蔵
させ、ランダムアクセスによるデータ転送速度を
高めてシリアル読出し速度との適合を図ることが
考えられる。一般には複数ビツト入出力構成の
RAMは複数ブロツク化された内部構成となつて
おり、例えば16Kワード×４ビツト構成のRAM
では、256行×64列のメモリ・セル・アレイ・ブ
ロツクを４個並置した構成を採るのが普通であ
る。その場合、各ワード毎の４ビツト・データは
各ブロツク内にばらばらに格納されるので、各ブ
ロツクに対し各コラム出力を各段に結合したシフ
トレジスタを付設し、それらシフトレジスタを直
列に接続してシリアル出力を取出す構成とする
と、ランダムアクセスによる同時並列書込み又は
読出しデータはシリアル出力においては一括連続
して出現しないことになり、データ処理上著しく
不便になるという問題がある。これを避けるため
には、各ブロツク毎に付設したシフトレジスタ毎
に別個にデータバスを設けて、各シフトレジスタ
からの出力をマルチプレクサを介してシリアル出
力に変換することが考えられるが、バス線やマル
チプレクサの追加が必要となり構成が複雑になる
という問題を生じる。
本発明は上記の問題点を解消した半導体記憶装
置を提供することであり、その手段は、ランダ
ム・アクセス・メモリの各コラム出力をシフトレ
ジスタの各段に対応させて、シフトレジスタの転
送動作に応じて各コラム出力データがシリアルデ
ータとして出力され得る構成とし、且つ複数ビツ
ト入出力用の入出力装置は、シフトレジスタの隣
接する複数段に対応する複数コラムを並列的にア
クセスする構成とし、入出力装置による並列アク
セスで同時に書込み又は読出しされる複数ビツト
のデータが、シリアルデータ出力においても連続
して出力されるようにしたことを特徴とする。
置を提供することであり、その手段は、ランダ
ム・アクセス・メモリの各コラム出力をシフトレ
ジスタの各段に対応させて、シフトレジスタの転
送動作に応じて各コラム出力データがシリアルデ
ータとして出力され得る構成とし、且つ複数ビツ
ト入出力用の入出力装置は、シフトレジスタの隣
接する複数段に対応する複数コラムを並列的にア
クセスする構成とし、入出力装置による並列アク
セスで同時に書込み又は読出しされる複数ビツト
のデータが、シリアルデータ出力においても連続
して出力されるようにしたことを特徴とする。
以下、添付図面を参照しつつ本発明の一実施例
を詳細に説明する。
を詳細に説明する。
第１図は本発明による一実施例としての半導体
記憶装置の概略ブロツク図である。本実施例では
16Kワード×４ビツト構成のRAMと読出し手段
として256ビツトのシリアルシフトレジスタを組
合せている。CPUデータバスのデータはＩ／O1
〜Ｉ／O4を経て同時にRAMをアクセスしRAM
の内容はシフトレジスタとの間で転送が行われシ
フトレジスタはシフトクロツクSCLKによつて高速
にデータのシリアル出力を端子SOUTより行う。こ
のような構成ではシフトレジスタによる高速の読
出しとは非同期にRAM側は独立したメモリとし
てランダムアクセスが可能であるという特徴を有
し、従つてCPUとビデオデイスプレイとの間の
画像メモリのように、高速のシリアルデータ出力
とそれとは独立の画像データ処理とを必要とする
場合に用いられる。
記憶装置の概略ブロツク図である。本実施例では
16Kワード×４ビツト構成のRAMと読出し手段
として256ビツトのシリアルシフトレジスタを組
合せている。CPUデータバスのデータはＩ／O1
〜Ｉ／O4を経て同時にRAMをアクセスしRAM
の内容はシフトレジスタとの間で転送が行われシ
フトレジスタはシフトクロツクSCLKによつて高速
にデータのシリアル出力を端子SOUTより行う。こ
のような構成ではシフトレジスタによる高速の読
出しとは非同期にRAM側は独立したメモリとし
てランダムアクセスが可能であるという特徴を有
し、従つてCPUとビデオデイスプレイとの間の
画像メモリのように、高速のシリアルデータ出力
とそれとは独立の画像データ処理とを必要とする
場合に用いられる。
第２図は第１図に示す半導体記憶装置を詳細に
示すブロツク線図である。第２図において、１は
コラムデコーダ、２はロウデコーダ、Ｉ／O1〜
Ｉ／O4は入出力装置、SA1〜SA256はセンスアン
プ、SR1〜SR256は読出し手段としてのシフトレ
ジスタ、Ｍは複数個のメモリセル、Ｂ，はビツ
ト線対、Ｗ，はワード線対、T1，T2はそれぞ
れ各センスアンプとデータバスとの間および各ビ
ツト線とシフトレジスタの各段との間に設けられ
た転送ゲート、TCLKは転送ゲートT2をオンオ
フするための転送クロツクである。シフトレジス
タはクロツクSCLKによりシフト動作し、シリアル
出力端SOUTよりシリアル出力を生じる。このよう
な構成において、各センスアンプは、コラムデコ
ーダ出力で制御される転送ゲートT1によつて、
各々独立したデータバス線DB1〜DB14に図示の
如くデータバス線の順序に接続されている。即
ち、256本のコラムに対して、１つのＩ／Ｏに接
続されたデータバス線に64のセンスアンプが中３
つのセンスアンプを隔てて各々転送ゲートT1を
介して接続される。このような接続方法が他のデ
ータバスについても行われる。一方、コラムデコ
ーダ１はいずれか４つのセンスアンプを担い１度
に４個の転送ゲートT1を選択する。これは４つ
のセンスアンプを１つと数えて64個のいずれを選
択するかを決める方法で行われる。従つて、コラ
ムデコーダ１はアドレスCA0〜CA5までの６本を
用いて４つのセンスアンプずつを64群に分けたい
ずれかを選択し、一方、ロウデコーダ２はアドレ
スRA0〜RA7までの８本を用いて256本のワード
線のいずれかを選択する。このように、本発明で
は上述の如く、４つのセンスアンプが４本のデー
タバス線の順序に対応して接続されているので４
ビツト同時にランダムアクセスによつて入力され
たデータは、シフトレジスタSRから隣り合つた
データとしてシリアルに出力される。
示すブロツク線図である。第２図において、１は
コラムデコーダ、２はロウデコーダ、Ｉ／O1〜
Ｉ／O4は入出力装置、SA1〜SA256はセンスアン
プ、SR1〜SR256は読出し手段としてのシフトレ
ジスタ、Ｍは複数個のメモリセル、Ｂ，はビツ
ト線対、Ｗ，はワード線対、T1，T2はそれぞ
れ各センスアンプとデータバスとの間および各ビ
ツト線とシフトレジスタの各段との間に設けられ
た転送ゲート、TCLKは転送ゲートT2をオンオ
フするための転送クロツクである。シフトレジス
タはクロツクSCLKによりシフト動作し、シリアル
出力端SOUTよりシリアル出力を生じる。このよう
な構成において、各センスアンプは、コラムデコ
ーダ出力で制御される転送ゲートT1によつて、
各々独立したデータバス線DB1〜DB14に図示の
如くデータバス線の順序に接続されている。即
ち、256本のコラムに対して、１つのＩ／Ｏに接
続されたデータバス線に64のセンスアンプが中３
つのセンスアンプを隔てて各々転送ゲートT1を
介して接続される。このような接続方法が他のデ
ータバスについても行われる。一方、コラムデコ
ーダ１はいずれか４つのセンスアンプを担い１度
に４個の転送ゲートT1を選択する。これは４つ
のセンスアンプを１つと数えて64個のいずれを選
択するかを決める方法で行われる。従つて、コラ
ムデコーダ１はアドレスCA0〜CA5までの６本を
用いて４つのセンスアンプずつを64群に分けたい
ずれかを選択し、一方、ロウデコーダ２はアドレ
スRA0〜RA7までの８本を用いて256本のワード
線のいずれかを選択する。このように、本発明で
は上述の如く、４つのセンスアンプが４本のデー
タバス線の順序に対応して接続されているので４
ビツト同時にランダムアクセスによつて入力され
たデータは、シフトレジスタSRから隣り合つた
データとしてシリアルに出力される。
この場合、シフトレジスタの各段SR1〜SR256
は図示するように各コラムの出力が転送ゲート
T2を介して入力されるように設けられているの
でセンスアンプと同様に機能上では４本のデータ
バスDB1〜DB4に対応して４段ずつに分けられて
いることになり、従つて、Ｉ／O1〜Ｉ／O4によ
り一時に並列にアクセスされる４つのコラムはシ
フトレジスタの隣接する４段に結合されているこ
とになるから、ランダムアクセスによる並列の４
ビツト書込み又は読出しデータはシフトレジスタ
の出力においても一括連続することとなる。
は図示するように各コラムの出力が転送ゲート
T2を介して入力されるように設けられているの
でセンスアンプと同様に機能上では４本のデータ
バスDB1〜DB4に対応して４段ずつに分けられて
いることになり、従つて、Ｉ／O1〜Ｉ／O4によ
り一時に並列にアクセスされる４つのコラムはシ
フトレジスタの隣接する４段に結合されているこ
とになるから、ランダムアクセスによる並列の４
ビツト書込み又は読出しデータはシフトレジスタ
の出力においても一括連続することとなる。
上述した実施例ではデータバスとセンスアンプ
を転送ゲートを介して接続しているが、データバ
スはビツト線他端側に配置接続されていてもよい
ことは勿論である。
を転送ゲートを介して接続しているが、データバ
スはビツト線他端側に配置接続されていてもよい
ことは勿論である。
以上説明したように本発明によれば、多ビツト
構成によりデータの書込み・読出しは高速化され
るが、さらにシフトレジスタの出力は高速の画像
処理として使用されるので、多ビツトの同時入力
データとの間には相関関係にあることが必要であ
り、この点に関して本発明はCPUの処理とシフ
トレジスタ出力との間に相関をもたせることがで
き、時間的に近いデータをまとめて処理すること
ができる。従つて、このようなデータの関連性を
可能にすることにより、例えば画像処理において
ある特定領域の処理を高い効率で行うことができ
る。結果的に本発明による多ビツト構成とシフト
レジスタの組合せにより等価的に高い転送レート
を達成することができる。
構成によりデータの書込み・読出しは高速化され
るが、さらにシフトレジスタの出力は高速の画像
処理として使用されるので、多ビツトの同時入力
データとの間には相関関係にあることが必要であ
り、この点に関して本発明はCPUの処理とシフ
トレジスタ出力との間に相関をもたせることがで
き、時間的に近いデータをまとめて処理すること
ができる。従つて、このようなデータの関連性を
可能にすることにより、例えば画像処理において
ある特定領域の処理を高い効率で行うことができ
る。結果的に本発明による多ビツト構成とシフト
レジスタの組合せにより等価的に高い転送レート
を達成することができる。
第１図は本発明による一実施例としての半導体
記憶装置の概略ブロツク線図、および第２図は第
１図装置の詳細ブロツク線図である。 符号の説明、１……コラムデコーダ、２……ロ
ウデコーダ、Ｉ／Ｏ……入出力装置、SA……セ
ンス・アンプ、SR……シフトレジスタ。
記憶装置の概略ブロツク線図、および第２図は第
１図装置の詳細ブロツク線図である。 符号の説明、１……コラムデコーダ、２……ロ
ウデコーダ、Ｉ／Ｏ……入出力装置、SA……セ
ンス・アンプ、SR……シフトレジスタ。
Claims (1)
- １ 複数ビツト入出力構成のランダム・アクセ
ス・メモリと読出し用のシフトレジスタを組合せ
た半導体記憶装置において、該ランダム・アクセ
ス・メモリの各コラム出力を該シフトレジスタの
各段に対応させて、該シフトレジスタの転送動作
に応じて各コラム出力データがシリアルデータと
して出力され得る構成とし、且つ前記複数ビツト
入出力用の入出力装置は、該シフトレジスタの隣
接する複数段に対応する複数コラムを並列的にア
クセスする構成とし、該入出力装置による並列ア
クセスで同時に書込み又は読出しされる複数ビツ
トのデータが、シリアルデータ出力においても連
続して出力されるようにしたことを特徴とする半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59168768A JPS6148189A (ja) | 1984-08-14 | 1984-08-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59168768A JPS6148189A (ja) | 1984-08-14 | 1984-08-14 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6148189A JPS6148189A (ja) | 1986-03-08 |
| JPH0255877B2 true JPH0255877B2 (ja) | 1990-11-28 |
Family
ID=15874089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59168768A Granted JPS6148189A (ja) | 1984-08-14 | 1984-08-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6148189A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62146192U (ja) * | 1986-03-10 | 1987-09-16 | ||
| JPS62222340A (ja) * | 1986-03-25 | 1987-09-30 | Toshiba Corp | デユアル・ポ−ト・メモリ |
| JP2695265B2 (ja) * | 1990-01-10 | 1997-12-24 | 松下電子工業株式会社 | マルチポートメモリ |
| JPH0782747B2 (ja) * | 1990-05-07 | 1995-09-06 | インターナショナル・ビジネス・マシーンズ・コーポレイション | ランダムアクセスポートおよびシリアルアクセスポートを有するメモリアレイ |
-
1984
- 1984-08-14 JP JP59168768A patent/JPS6148189A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6148189A (ja) | 1986-03-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |