JPH03116497A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH03116497A JPH03116497A JP1253362A JP25336289A JPH03116497A JP H03116497 A JPH03116497 A JP H03116497A JP 1253362 A JP1253362 A JP 1253362A JP 25336289 A JP25336289 A JP 25336289A JP H03116497 A JPH03116497 A JP H03116497A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- address
- circuit
- redundant
- defective
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 230000002950 deficient Effects 0.000 claims abstract description 43
- 238000010586 diagram Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体メモリ装置に関するものである。
従来の技術
最近、半導体メモリ装置の高集積化、高密度化が進み、
このために、製造工程上でメモリセルが不良となること
があり、これらの不良メモリセルをあらかじめ用意した
冗長メモリセルに置き換えることによりデバイスを良品
として救済することが歩留まりを向上させる上で必須の
技術となっている。従来は、この不良メモリセルへの置
き換えは製造工程中に不良メモリセルのアドレスを不良
メモリセルアドレス記憶部に記憶させるものであった。
このために、製造工程上でメモリセルが不良となること
があり、これらの不良メモリセルをあらかじめ用意した
冗長メモリセルに置き換えることによりデバイスを良品
として救済することが歩留まりを向上させる上で必須の
技術となっている。従来は、この不良メモリセルへの置
き換えは製造工程中に不良メモリセルのアドレスを不良
メモリセルアドレス記憶部に記憶させるものであった。
第３図は、従来の冗長メモリセル及び冗長メモリセル選
択回路を備えた半導体メモリ装置の回路構成図である。
択回路を備えた半導体メモリ装置の回路構成図である。
メモリセルアレイ９と、回路ブロックとして、アドレス
バッファ回路１５゜冗長メモリセル選択回路８．アドレ
スデコーダ１０゜データ書き込み・読み出し回路１３が
あり、外部からの信号として、外部制御信号、外部アド
レス、外部入力データ、外部出力データがある。この従
来の冗長メモリセル及び冗長メモリセル選択回路８を備
えた半導体メモリ装置の動作について説明する。外部制
御信号によって、外部アドレスをアドレスバッフ１回路
１５にとりこみ、このアドレスバッファ回路１５にとり
こまれた内部アドレス冗長メモリセル選択回路８とアド
レスデコーダ１０に送り、冗長メモリセル選択回路８で
は、送り込まれた内部アドレスが不良メモリセルアドレ
ス記憶部に記憶されたアドレスと異なるアドレステアれ
ば、メモリセルアレイ中の冗長メモリセルは選択せずに
、アドレスデコーダ１０でメモリセルアレイ９中の選択
するべきメモリセルの選択を行なう。また、送り込まれ
た内部アドレスが不良メモリセルアドレス記憶部に記憶
されたアドレスと同じアドレスであれば、メモリセルア
レイ９中の冗長メモリセルを選択すると同時にアドレス
デコーダ１０でのメモリセルの選択を禁止する。
バッファ回路１５゜冗長メモリセル選択回路８．アドレ
スデコーダ１０゜データ書き込み・読み出し回路１３が
あり、外部からの信号として、外部制御信号、外部アド
レス、外部入力データ、外部出力データがある。この従
来の冗長メモリセル及び冗長メモリセル選択回路８を備
えた半導体メモリ装置の動作について説明する。外部制
御信号によって、外部アドレスをアドレスバッフ１回路
１５にとりこみ、このアドレスバッファ回路１５にとり
こまれた内部アドレス冗長メモリセル選択回路８とアド
レスデコーダ１０に送り、冗長メモリセル選択回路８で
は、送り込まれた内部アドレスが不良メモリセルアドレ
ス記憶部に記憶されたアドレスと異なるアドレステアれ
ば、メモリセルアレイ中の冗長メモリセルは選択せずに
、アドレスデコーダ１０でメモリセルアレイ９中の選択
するべきメモリセルの選択を行なう。また、送り込まれ
た内部アドレスが不良メモリセルアドレス記憶部に記憶
されたアドレスと同じアドレスであれば、メモリセルア
レイ９中の冗長メモリセルを選択すると同時にアドレス
デコーダ１０でのメモリセルの選択を禁止する。
ここで冗長メモリセル選択回路８中の不良メモリセルア
ドレス記憶部へのアドレス記憶は製造工程中に記憶する
もので、例えば、ヒユーズを用意して、このヒユーズを
レーザで溶断したり、電気的に切断することによりアド
レスを記憶したり、電気的に書き込み可能なＲＯＭ （
ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）にアドレスを記憶
する方法が取られている。書き込み・読み出しデータは
外部制御信号によって、データ書き込み・読み出し回路
１３に、外部入力データを取り込んだり、外部出力デー
タを送りだし、このデータ書き込み・読み出し回路１３
から、メモリセルアレイ９中の選択されたメモリセルに
データを書き込んだり読みだすという動作を行なう。
ドレス記憶部へのアドレス記憶は製造工程中に記憶する
もので、例えば、ヒユーズを用意して、このヒユーズを
レーザで溶断したり、電気的に切断することによりアド
レスを記憶したり、電気的に書き込み可能なＲＯＭ （
ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）にアドレスを記憶
する方法が取られている。書き込み・読み出しデータは
外部制御信号によって、データ書き込み・読み出し回路
１３に、外部入力データを取り込んだり、外部出力デー
タを送りだし、このデータ書き込み・読み出し回路１３
から、メモリセルアレイ９中の選択されたメモリセルに
データを書き込んだり読みだすという動作を行なう。
発明が解決しようとする課題
このように、従来の半導体メモリ装置では、不良メモリ
セルの冗長メモリセルへの置き換えを製造工程中に不良
メモリセルのアドレスを不良メモリセルアドレス記憶部
に記憶させるものであり、ユーザのもとて使用中にデバ
イスに不良メモリセルが生じた場合は、この不良デバイ
スを良品デバイスと置き換えなければ、セット全体を正
常に動作させることができないという課題があった。
セルの冗長メモリセルへの置き換えを製造工程中に不良
メモリセルのアドレスを不良メモリセルアドレス記憶部
に記憶させるものであり、ユーザのもとて使用中にデバ
イスに不良メモリセルが生じた場合は、この不良デバイ
スを良品デバイスと置き換えなければ、セット全体を正
常に動作させることができないという課題があった。
課題を解決するための手段
本発明は、上記の問題点を解決するために、メモリセル
アレイ部、冗長メモリセル、冗長メモリセル選択回路、
自己テスト回路を有し、前記自己テスト回路の作動によ
り前記メモリセルアレイ部を自己テストし、不良メモリ
セルを認識すると、前記冗長メモリセル選択回路が有す
るところの不良メモリセルアドレス記憶部に、前記不良
メモｌノセルのアドレスを記憶し、以後、前記不良メモ
１ノセルのアドレスが選択されると冗長メモ＋７セルカ
（選択されるように構成されたものである。
アレイ部、冗長メモリセル、冗長メモリセル選択回路、
自己テスト回路を有し、前記自己テスト回路の作動によ
り前記メモリセルアレイ部を自己テストし、不良メモリ
セルを認識すると、前記冗長メモリセル選択回路が有す
るところの不良メモリセルアドレス記憶部に、前記不良
メモｌノセルのアドレスを記憶し、以後、前記不良メモ
１ノセルのアドレスが選択されると冗長メモ＋７セルカ
（選択されるように構成されたものである。
作用
このように、本発明の半導体メモリ装置で番よ、ユーザ
のもとて使用中にデ／（イスに不良メモ１ノセルが生じ
た場合でも、自己テスト回路の作動番こよりメモリセル
を自己テストし、不良メモＩＪセルを認識すると、冗長
メモリセル選択回路が有するところの不良メモリセルア
ドレス記憶部側こ、前言己不良メモリセルのアドレスを
記憶し、以後、不良メモリセルのアドレスが選択される
と冗長メモ１ノセルが選択されるため、デノ（イスを良
品と置き換えなくとも、セット全体を正常に動作させる
こと力（できる。。
のもとて使用中にデ／（イスに不良メモ１ノセルが生じ
た場合でも、自己テスト回路の作動番こよりメモリセル
を自己テストし、不良メモＩＪセルを認識すると、冗長
メモリセル選択回路が有するところの不良メモリセルア
ドレス記憶部側こ、前言己不良メモリセルのアドレスを
記憶し、以後、不良メモリセルのアドレスが選択される
と冗長メモ１ノセルが選択されるため、デノ（イスを良
品と置き換えなくとも、セット全体を正常に動作させる
こと力（できる。。
実施例
以下、本発明を実施例によって第１図、第２図を用いて
説明する。第１図は、本発明実施例の自己テスト機能、
冗長メモリセル及び冗長メモリセル選択回路を備えた半
導体メモリ装置の回路構成図である。メモリセルアレイ
と、回路ブロックとして、自己テスト制御回路１殆振回
路、基本タロツク発生回路、アドレスカウンタ回路、ア
ドレスバッファ回路、内部アドレス発生回路、冗長メモ
リセル選択回路、アドレスデコーダ、制御信号選択回路
、内部制御信号発生回路、データ発生回路、書き込みデ
ータ選択回路、データ判定回路。
説明する。第１図は、本発明実施例の自己テスト機能、
冗長メモリセル及び冗長メモリセル選択回路を備えた半
導体メモリ装置の回路構成図である。メモリセルアレイ
と、回路ブロックとして、自己テスト制御回路１殆振回
路、基本タロツク発生回路、アドレスカウンタ回路、ア
ドレスバッファ回路、内部アドレス発生回路、冗長メモ
リセル選択回路、アドレスデコーダ、制御信号選択回路
、内部制御信号発生回路、データ発生回路、書き込みデ
ータ選択回路、データ判定回路。
データ書き込み・読み出し回路があり、外部からの信号
として、外部制御信号、外部アドレス、外部入力データ
、外部出力データがある。第２図は、第１図の回路構成
図中の不良メモリセルアドレス記憶部を有した冗長メモ
リセル選択回路の一例を示す。ＡＯ，ＡＩ、Ａ２．ＡＯ
，ＡＩ、Ａ２は内部アドレス信号、Ｑｌ）１ないしＱｐ
１７はＰチャンネル型ＭＯ３）ランジスタ、Ｑｎｌ＊い
しＱｎ３１はＮチャンネル型ＭＯＳトランジスタ、ＩＮ
ＶＩは否定回路、ＯＲ１は論理和回路、Ｒ３ＭＣは冗長
選択記憶信号、ＲＡＳＣは冗長選択アドレス記憶制御信
号、ＲＲＣは冗長選択記憶信号リセット信号、Ｒ２Ｏは
冗長選択信号、２１は不良メモリセルアドレス記憶部、
２２は冗長選択記憶部である。この自己テスト機能、冗
長メモリセル及び冗長メモリセル選択回路を備えた半導
体メモリ装置の動作について説明する。まず、第１図で
自己テスト制御回路１が自己テストモードを検出すると
、自己テストを開始する。ここで自己テストモードにな
る方法として、例えば、電源投入時や、制御信号による
ものが考えられる。自己テストモードになると、発振回
路２が作動を始め、基本クロック発生回路３により、基
本クロックが生成される。この基本クロックとアドレス
カウンタ回路４からの信号をもとに内部制御信号発生回
路５で内部制御信号が生成され、制御信号選択回路６が
この内部制御信号を選択し、この制御信号で回路が・制
御される。この制御信号は、まず全メモリセルにデータ
を書き込み、書き込みが終わると読み出しとなる信号で
ある。また基本クロックをもとにアドレスカウンタ回路
４でメモリセル選択用のアドレスが生成され、このアド
レスが内部アドレス発生回路７で選択され、内部アドレ
スを冗長メモリセル選択回路８とアドレスデコーダに送
り、冗長メモリセル選択回路８では、送り込まれた内部
アドレスが不良メモリセルアドレス記憶部に記憶された
アドレスと異なるアドレスであれば、メモリセルアレイ
９中の冗長メモリセルは選択せずに、アドレスデコーダ
１０でメモリセルアレイ９中の選択するべきメモリセル
の選択を行なう。また、送り込まれた内部アドレスが不
良メモリセルアドレス記憶部に記憶されたアドレスと同
じアドレスであれば、メモリセルアレイ９中の冗長メモ
リセルを選択すると同時にアドレスデコーダ１０でのメ
モリセルの選択を禁止する。また、アドレスカウンタ回
路４からの信号を受はデータ発生回路１１で、書き込み
データ、読み出しデータ判定用期待値データを発生し、
データ書き込み時には、この書き込みデータを書き込み
データ選択回路１２で選択し、データ書き込み・読み出
し回路１３を通して、メモリセルアレイ９中の選択され
たメモリセルにデータを書き込む。データ読み出し時に
は、データ判定回路１４が、データ書き込み・読み出し
回路１３を通してメモリセルアレイ９中の選択されたメ
モリセルから読み出されたデータとデータ発生回路１１
から生成された読み出しデータ判定用期待値データとを
比較し、読み出しデータと期待値データとが同じであれ
ば、次のアドレスの読み出しに移る。読み出しデータと
期待値データとが異なれば、このアドレスのメモリセル
が不良であるので、冗長メモリセル選択回路８の不良メ
モリセルアドレス記憶部にこのときのアドレスを記憶す
る。なお、第１図中、外部アドレスは、アドレスバッフ
ァ回路１５を通じて、内部アドレス発生回路７に加えら
れる。この冗長メモリセル選択回路８の不良メモリセル
アドレス記憶部への記憶動作について、第２図を参照し
なが・ら説明する。
として、外部制御信号、外部アドレス、外部入力データ
、外部出力データがある。第２図は、第１図の回路構成
図中の不良メモリセルアドレス記憶部を有した冗長メモ
リセル選択回路の一例を示す。ＡＯ，ＡＩ、Ａ２．ＡＯ
，ＡＩ、Ａ２は内部アドレス信号、Ｑｌ）１ないしＱｐ
１７はＰチャンネル型ＭＯ３）ランジスタ、Ｑｎｌ＊い
しＱｎ３１はＮチャンネル型ＭＯＳトランジスタ、ＩＮ
ＶＩは否定回路、ＯＲ１は論理和回路、Ｒ３ＭＣは冗長
選択記憶信号、ＲＡＳＣは冗長選択アドレス記憶制御信
号、ＲＲＣは冗長選択記憶信号リセット信号、Ｒ２Ｏは
冗長選択信号、２１は不良メモリセルアドレス記憶部、
２２は冗長選択記憶部である。この自己テスト機能、冗
長メモリセル及び冗長メモリセル選択回路を備えた半導
体メモリ装置の動作について説明する。まず、第１図で
自己テスト制御回路１が自己テストモードを検出すると
、自己テストを開始する。ここで自己テストモードにな
る方法として、例えば、電源投入時や、制御信号による
ものが考えられる。自己テストモードになると、発振回
路２が作動を始め、基本クロック発生回路３により、基
本クロックが生成される。この基本クロックとアドレス
カウンタ回路４からの信号をもとに内部制御信号発生回
路５で内部制御信号が生成され、制御信号選択回路６が
この内部制御信号を選択し、この制御信号で回路が・制
御される。この制御信号は、まず全メモリセルにデータ
を書き込み、書き込みが終わると読み出しとなる信号で
ある。また基本クロックをもとにアドレスカウンタ回路
４でメモリセル選択用のアドレスが生成され、このアド
レスが内部アドレス発生回路７で選択され、内部アドレ
スを冗長メモリセル選択回路８とアドレスデコーダに送
り、冗長メモリセル選択回路８では、送り込まれた内部
アドレスが不良メモリセルアドレス記憶部に記憶された
アドレスと異なるアドレスであれば、メモリセルアレイ
９中の冗長メモリセルは選択せずに、アドレスデコーダ
１０でメモリセルアレイ９中の選択するべきメモリセル
の選択を行なう。また、送り込まれた内部アドレスが不
良メモリセルアドレス記憶部に記憶されたアドレスと同
じアドレスであれば、メモリセルアレイ９中の冗長メモ
リセルを選択すると同時にアドレスデコーダ１０でのメ
モリセルの選択を禁止する。また、アドレスカウンタ回
路４からの信号を受はデータ発生回路１１で、書き込み
データ、読み出しデータ判定用期待値データを発生し、
データ書き込み時には、この書き込みデータを書き込み
データ選択回路１２で選択し、データ書き込み・読み出
し回路１３を通して、メモリセルアレイ９中の選択され
たメモリセルにデータを書き込む。データ読み出し時に
は、データ判定回路１４が、データ書き込み・読み出し
回路１３を通してメモリセルアレイ９中の選択されたメ
モリセルから読み出されたデータとデータ発生回路１１
から生成された読み出しデータ判定用期待値データとを
比較し、読み出しデータと期待値データとが同じであれ
ば、次のアドレスの読み出しに移る。読み出しデータと
期待値データとが異なれば、このアドレスのメモリセル
が不良であるので、冗長メモリセル選択回路８の不良メ
モリセルアドレス記憶部にこのときのアドレスを記憶す
る。なお、第１図中、外部アドレスは、アドレスバッフ
ァ回路１５を通じて、内部アドレス発生回路７に加えら
れる。この冗長メモリセル選択回路８の不良メモリセル
アドレス記憶部への記憶動作について、第２図を参照し
なが・ら説明する。
データ判定回路１４は、読み出しデータと期待値データ
とが異なり不良と判定すると、冗長メモリセル選択回路
８の冗長選択記憶信号Ｒ３ＭＣを論理電圧“Ｌ”にし、
冗長選択アドレス記憶制御信号ＲＡＳＣを論理電圧“Ｌ
”にし、不良メモリセルアドレス記憶部２１に、不良と
判定された内部アドレス信号ＡＯ，Ａｌ、Ａ２を記憶す
ると同時に、冗長選択記憶部２２に、冗長選択記憶信号
Ｒ３ＭＣの論理電圧“Ｌ”が記憶される。初期には、冗
長選択記憶信号Ｒ３ＭＣの論理電圧“Ｈ”が記憶されて
いる。冗長選択アドレス記憶制御信号ＲＡＳＣを論理電
圧″Ｈ”にし、不良メモリセルアドレスと冗長選択記憶
信号の記憶動作が終了する。以後、この記憶されたアド
レスが選択されると冗長メモリセルが選択されるように
なる。この動作については、まず冗長選択信号リセット
信号ＲＲＣを論理電圧“Ｌ”にし、冗長選択信号Ｒ３Ｃ
を論理電圧“Ｈ”にリセットする。ここで入力される内
部アドレス信号ＡＯ，Ａｌ、Ａ２と記憶されたアドレス
が同じであると、Ｎチャンネル型ＭＯＳトランジスタＱ
ｎ１８とＯＲ２４，ＯＲ１９とＱｎ２５、Ｑｎ２０とＱ
ｎ２６．Ｑｎ２１とＱｎ２７゜Ｑｎ２２とＱｎ２８．Ｑ
ｎ２３とＱｎ２９のそれぞれの２つのトランジスタが同
時にオンすることはなく、また、Ｎチャンネル型ＭＯＳ
ｌ−ランジスタＱｎ３０がオフしているので、冗長選択
信号Ｒ５Ｃハ論理電圧”Ｈ”である。入力される内部ア
ドレス信号ＡＯ，Ａｌ、Ａ２と記憶されたアドレスが１
つでも異なると、Ｎチャンネル型ＭＯＳ）ランジスタＱ
ｎ１８とＱｎ２４．Ｑｎ１９とＱｎ２５゜Ｑｎ２０とＱ
ｎ２６．Ｑｎ２１とＱｎ２７．Ｑｎ２２とＱｎ２８．Ｑ
ｎ２３とＱｎ２９のそれぞれの２つのトランジスタが同
時にオンするものがあり、冗長選択信号Ｒ８Ｃは論理電
圧“Ｌ”となる。冗長選択信号Ｒ３Ｃは論理電圧“Ｈ”
で冗長メモリセル選択、論理電圧“Ｌ”で通常メモリセ
ル選択である。このように、全アドレスに対して自己テ
ストし、不良メモリセルを冗長メモリセルに置き換え、
良品として使用することが可能となる。
とが異なり不良と判定すると、冗長メモリセル選択回路
８の冗長選択記憶信号Ｒ３ＭＣを論理電圧“Ｌ”にし、
冗長選択アドレス記憶制御信号ＲＡＳＣを論理電圧“Ｌ
”にし、不良メモリセルアドレス記憶部２１に、不良と
判定された内部アドレス信号ＡＯ，Ａｌ、Ａ２を記憶す
ると同時に、冗長選択記憶部２２に、冗長選択記憶信号
Ｒ３ＭＣの論理電圧“Ｌ”が記憶される。初期には、冗
長選択記憶信号Ｒ３ＭＣの論理電圧“Ｈ”が記憶されて
いる。冗長選択アドレス記憶制御信号ＲＡＳＣを論理電
圧″Ｈ”にし、不良メモリセルアドレスと冗長選択記憶
信号の記憶動作が終了する。以後、この記憶されたアド
レスが選択されると冗長メモリセルが選択されるように
なる。この動作については、まず冗長選択信号リセット
信号ＲＲＣを論理電圧“Ｌ”にし、冗長選択信号Ｒ３Ｃ
を論理電圧“Ｈ”にリセットする。ここで入力される内
部アドレス信号ＡＯ，Ａｌ、Ａ２と記憶されたアドレス
が同じであると、Ｎチャンネル型ＭＯＳトランジスタＱ
ｎ１８とＯＲ２４，ＯＲ１９とＱｎ２５、Ｑｎ２０とＱ
ｎ２６．Ｑｎ２１とＱｎ２７゜Ｑｎ２２とＱｎ２８．Ｑ
ｎ２３とＱｎ２９のそれぞれの２つのトランジスタが同
時にオンすることはなく、また、Ｎチャンネル型ＭＯＳ
ｌ−ランジスタＱｎ３０がオフしているので、冗長選択
信号Ｒ５Ｃハ論理電圧”Ｈ”である。入力される内部ア
ドレス信号ＡＯ，Ａｌ、Ａ２と記憶されたアドレスが１
つでも異なると、Ｎチャンネル型ＭＯＳ）ランジスタＱ
ｎ１８とＱｎ２４．Ｑｎ１９とＱｎ２５゜Ｑｎ２０とＱ
ｎ２６．Ｑｎ２１とＱｎ２７．Ｑｎ２２とＱｎ２８．Ｑ
ｎ２３とＱｎ２９のそれぞれの２つのトランジスタが同
時にオンするものがあり、冗長選択信号Ｒ８Ｃは論理電
圧“Ｌ”となる。冗長選択信号Ｒ３Ｃは論理電圧“Ｈ”
で冗長メモリセル選択、論理電圧“Ｌ”で通常メモリセ
ル選択である。このように、全アドレスに対して自己テ
ストし、不良メモリセルを冗長メモリセルに置き換え、
良品として使用することが可能となる。
発明の効果
以上のように、本発明の半導体メモリ装置の自己テスト
及び救済機能によれば、ユーザのもとて使用中にデバイ
スに不良メモリセルが生じた場合でも、良品として使用
が可能であり、その実用的効果は極めて大きい。
及び救済機能によれば、ユーザのもとて使用中にデバイ
スに不良メモリセルが生じた場合でも、良品として使用
が可能であり、その実用的効果は極めて大きい。
第１図は本発明の一実施例半導体メモリ装置の回路槽ｈ
♂ｔ′第２図は第１図の回路構成図中の不良メモリセル
アドレス記憶部を存した冗長メモリセル選択回路の回路
図である。第３図は従来の半導体メモリ装置の回路構成
図である。 １・・・・・・自己テスト制御回路、２・・・・・・発
振回路、３・・・・・・基本クロック発生回路、４・・
・・・・アドレスカウンタ回路、５・・・・・・内部制
御信号発生回路、６・・・・・・制御信号選択回路、７
・・・・・・内部アドレス発生回路、８・・・・・・冗
長メモリセル選択回路、９・・・・・・メモリセルアレ
イ、１０・・・・・・アドレスデコーダ、１１・・・・
・・データ発生回路、１２・・・・・・書き込みデータ
選択回路、１３・・・・・・データ書き込み・読み出し
回路、１４・・・・・・データ判定回路、１５・・・・
・・アドレスバラ ファ回路。
♂ｔ′第２図は第１図の回路構成図中の不良メモリセル
アドレス記憶部を存した冗長メモリセル選択回路の回路
図である。第３図は従来の半導体メモリ装置の回路構成
図である。 １・・・・・・自己テスト制御回路、２・・・・・・発
振回路、３・・・・・・基本クロック発生回路、４・・
・・・・アドレスカウンタ回路、５・・・・・・内部制
御信号発生回路、６・・・・・・制御信号選択回路、７
・・・・・・内部アドレス発生回路、８・・・・・・冗
長メモリセル選択回路、９・・・・・・メモリセルアレ
イ、１０・・・・・・アドレスデコーダ、１１・・・・
・・データ発生回路、１２・・・・・・書き込みデータ
選択回路、１３・・・・・・データ書き込み・読み出し
回路、１４・・・・・・データ判定回路、１５・・・・
・・アドレスバラ ファ回路。
Claims (1)
- メモリセルアレイ部、冗長メモリセル、冗長メモリセ
ル選択回路、自己テスト回路を有し、前記自己テスト回
路の作動により前記メモリセルアレイ部を自己テストし
、不良メモリセルを認識すると、前記冗長メモリセル選
択回路が有するところの不良メモリセルアドレス記憶部
に、前記不良メモリセルのアドレスを記憶し、以後、前
記不良メモリセルのアドレスが選択されると冗長メモリ
セルが選択されることを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1253362A JPH03116497A (ja) | 1989-09-28 | 1989-09-28 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1253362A JPH03116497A (ja) | 1989-09-28 | 1989-09-28 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03116497A true JPH03116497A (ja) | 1991-05-17 |
Family
ID=17250293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1253362A Pending JPH03116497A (ja) | 1989-09-28 | 1989-09-28 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03116497A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0684393A (ja) * | 1992-03-17 | 1994-03-25 | Internatl Business Mach Corp <Ibm> | アレイ組込み自己試験システム |
| US6065141A (en) * | 1992-07-27 | 2000-05-16 | Fujitsu Limited | Self-diagnosable semiconductor memory device having a redundant circuit and semiconductor apparatus having the same in which the memory device cannot be accessed from outside the semiconductor apparatus |
| US6202180B1 (en) | 1997-06-13 | 2001-03-13 | Kabushiki Kaisha Toshiba | Semiconductor memory capable of relieving a defective memory cell by exchanging addresses |
| US7171592B2 (en) | 2002-03-18 | 2007-01-30 | Fujitsu Limited | Self-testing circuit in semiconductor memory device |
| US7272058B2 (en) | 2005-05-27 | 2007-09-18 | Sharp Kabushiki Kaisha | Nonvolatile semiconductor memory device having redundant relief technique |
Citations (2)
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| JPS63117399A (ja) * | 1986-11-04 | 1988-05-21 | Nippon Telegr & Teleph Corp <Ntt> | メモリ集積回路 |
-
1989
- 1989-09-28 JP JP1253362A patent/JPH03116497A/ja active Pending
Patent Citations (2)
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