JPH03117360A - 高速高電位側パワースイッチにおける内部電流制限用回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は、大略、電力回路に関するものであって、更に
詳細には、パワースイッチにおける電流を制限するため
の制御回路を使用するタイプの電力回路に関するもので
あり、且つ、更に詳細には、本発明は、高電位側スイッ
チにおける電流制限及び短絡回路からスイッチを保護す
る技術に関するものである。

従来技術 集積回路においては、制御回路は、しばしば、スイッチ
ング要素を過剰な電流、電圧、温度などから保護するた
めの電力回路と共に集積化されている。従来の二つの典
型的な電流制限回路は、「クラシック」パワーＭＯ３回
路及び電流ミラー回路である。

第１図を参照すると、「クラシック」パワーＭＯ３回路
１０は、ＭＯ８ＦＥＴ１２と、電流検知抵抗（Ｒ５）と
、固定利得（Ａ、）を具備する増幅器１６と、比較器１
８と、ローパスフィルタ２０と、フリップフロップ２２
とを有している。

このクラシックな回路１０は、「低電位側」パワースイ
ッチである。なぜならば、スイッチング回路１０は、負
荷２４の下側で接地２６との間に位置されているからで
ある。Ｒ５は、全負荷電流ＩＬを担持し、且つ電流を検
知する。Ｒ５は、典型的には、検知用抵抗Ｒ５を介して
散逸されるパワー即ち電力を最小とするために、小さな
抵抗値を有している。その電圧は、増幅器１６によって
増幅され、且つ比較器１８内へ入力され、基準電圧Ｖ。

Ｌと比較される。ＶＣＬは、電流制限電圧であり、■→
、それは、Ｒ５の抵抗が既知であるとして、特定の電流
制限スレッシュホールドに対応すベく選択されており、
従って、Ｒ５を介しての電圧がＶＣｔ以上である場合に
は、電流制限回路１０は、ＦＥＴ１２を介してのさらな
る電流の流れをカットオフする。Ｒ５を介しての電圧が
ＶｃＬ以上である場合には、比較器１８は、信号３４を
出力し、フリップフロップ２２はその信号に応答する。

この例においては、フリップフロップ２２はＱフリップ
フロップである。従って、比較器１８からの信号が高状
態であると、Ｑ出力は低状態であり、且つインバータ３
６はＱを反転させ、それはＦＥＴスイッチ１２をシャッ
トオフする。

スイッチ１２からの信号は、負荷２４からのダイオード
（不図示）が逆バイアスされる場合に発生することのあ
る偽りの電流スパイクをフィルタ除去するために、増幅
を行なう前に、ローパスフィルタ２０によってフィルタ
する。該ダイオードは、瞬間的にシャットオフすること
はなく、従って、該ダイオードが初期的に短絡回路のよ
うに動作する場合に、偽りの電流スパイクが発生される
。

該スパイクがフィルタ即ち除去されない場合には、比較
器１８は誤った比較結果を出力する場合がある。

回路１０は構成が簡単であるが、幾つかの欠点を有して
いる。即ち、大量のパワーがＲｓにおいて散逸され、完
全に内部的な電流限界において、Ｒ５の抵抗値は温度と
共に変化するので、Ｒ３の温度係数Ｔｃが考慮されねば
ならず、且つ外部キャッチダイオードの回復時間の期間
中、偽りの制限トリガ動作に対して保護するためにロー
パスフィルタ２０又は同等の装置を設けることが必要で
ある。

更に、従来のダイオードの逆回復時間は通常１桁を超え
る範囲内にあるので（例えば、２５ｎ　ｓと３５０ｎｓ
との間）、電流モード動作期間中において得ることの可
能な最小パルス幅は、不十分なダイオード回復時間に対
処するために制限されている。回復時間（ダイオード）
が−層長い場合には、制御することが可能なオン時間の
最小期間は一層制限されることとなる。従って、パルス
幅はこのダイオード回復時間に対処するために十分に大
きなものでなければならないので、回路１０は低速化さ
れ、従ってこの回路は高速回路に使用するのに適したも
のではない。

第２図を参照すると、従来の検知ＦＥＴ乃至は電流ミラ
ー回路５０が示されており、それは並列に結合した二つ
のＭＯ８ＦＥＴ５２及び５３を有している。第−ＭＯ３
ＦＥＴ５２は、パワーＦＥＴ（又はパワースイッチ）と
呼称される。なぜならば、それはセンス乃至は検知ＦＥ
Ｔと呼称される第二ＭＯ５ＦＥＴ５３よりも大型だから
である。

ＦＥＴ５２及び５３は、同一のシリコンウェハ上に形成
されるので、同一の特性を有している。電流ミラー回路
５０は、低電位側パワースイッチである。なぜならば、
そのスイッチ回路は、負荷６４の下側であり且つ接地６
６との間に設けられているからである。クラシック回路
１０とは異なり、この電流ミラー回路５０は、パワース
イッチ５２を介しての電流を測定することはない。その
代わりに、負荷電流ＩＬが検知ＦＥＴ５３を介しての低
レベルにおいてミラー動作される。検知ＦＥＴ５３にお
ける電流Ｉｓは、パワーＦＥＴ５２における電流１．よ
りもかなり小さい。しかしながら、これら二つのＦＥＴ
５２及び５３は実質的に同一の特性を有しているので、
これらの装置は互いに比例的なものである。パワー　Ｆ
ＥＴ５２における電流Ｉｐは、検知ＦＥＴ電流！、が既
知であると決定することが可能である。なぜならば、二
つの電流！、及びＩｓは互いに関係しているからである
。

検知ＦＥＴ５３を使用することは、検知ＦＥＴ５３はパ
ワーＦＥＴ［流１．を模倣するものであるが、それは、
パワーＦＥＴ電流Ｉ、よりも実質的に低い電流の大きさ
においてそれを行なうので、Ｒ３において散逸される電
力量を減少させる（例えば、ＩｓはＩＰの０．０５％で
ある）。従って、Ｒ５は、負荷６４から全電力の約１／
２０００乃至１／１００００担持するに過ぎない。なぜ
ならば、検知ＦＥＴ５３は、パワーＦＥＴ５２よりも実
質的に小型とされるからである。

検知ＦＥＴにおける電流■５が検知され且つ増幅器５６
によって増幅される前にフィルタされる。

増幅された信号は、比較器５８において、電流制限電圧
信号ｖｃＬと比較される。

Ｒ５を介しての電圧降下がｖＣＬよりも大きい場合には
、比較器５８は、信号を出力し、それはフリップフロッ
プ７２をトリガする。フリ・ツブフロップ７２からの出
力信号は、インバータ７６によって反転され、且つパワ
ースイッチ５２がスイ・ソチオフされる。比較器５８は
、逆回復電流がパワーＦＥＴ５２を介して移動するまで
、パワーＦＥＴ５２をスイッチオンすることはない。

一方、電流ミラー回路５０はＲ５における電力散逸問題
を緩和し、電流ミラー回路５０はクラシック回路１０と
同一の欠点を有している。回路５０も、非線形であると
いう欠点を有しており、それはある適用においては望ま
しくないことである。

この構成を高電位側スイッチにおいて使用することは困
難である。なぜならば、低電位側スイ・ソチにおいて接
地又は不変電位であると通常考えられる点は、高電位側
スイッチにおいては、負荷に接続されている点てあり、
従って電圧が連続的に変化するものだからである。

次に、第３図を参照すると、検知ＦＥＴ電流制限回路８
０が高電位側スイッチにおいて使用されている。高電位
側スイッチにおいては、検知ＦＥＴ回路８０は、検知回
路８０が負荷５４及び接地の上方に位置されており且つ
パワーＦＥＴ８２及び検知ＦＥＴ８３が電源ｖｓとの間
に位置されているという点を除いて、電流ミラー回路５
０と同様である。従って、ｖＣＬはパワースイッチ８２
の出力を基準としており、低電位側スイッチ５０におけ
る如く接地されてはいない。

高電位側スイッチにおいては、電流増幅器８６及び比較
器８８の共通モード入力電圧８４が、パワースイッチ８
２の出力端へ結合されており、従って、共通モード入力
端子８４はパワースイッチ８２の出力と等価である。

この構成における欠点は、パワースイッチ８２の出力は
、各オン−オフサイクルの期間中、接地とＶｓとの間に
おいて約５００−１０００Ｖ／μ秒の極めて高速で移動
する。

３０Ａ及び３０ｖのＤＭＯＳモータ制御器及ヒドライバ
、１．Ｅ、Ｅ、Ｅ、国際ソリッドステート回路会議（１
９８８年２月１８日）においては、第３図のタイプの構
成で使用されている検知抵抗及び検知ＦＥＴを持った電
流制限用オペアンプ用の回路が開示されているものと考
えられる。この回路は、パワーＦＥＴ及び検知ＦＥＴを
有しており、且つ検知用抵抗Ｒ５を介しての電圧降下を
使用してパワーＦＥＴのソース電流を検知する。この回
路は、更に、二つの比較器回路を有しており、その一方
はパワーＦＥＴがオンである場合に使用され、且つその
他方はパワーＦＥＴがオフである場合に使用される。

目　　的 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、高速の高電位側パワ
ースイッチにおける電流を内部的に制御する回路を提供
することを主要目的とする。

本発明の別の目的とするところは、検知抵抗として回路
のパワースイッチのオン抵抗を使用することである。本
発明の更に別の目的とするところは、可及的に最も高速
の電流制限動作を提供するためにパワースイッチング用
要素のオン時間及びオフ時間の両方の期間中において電
流制限比較器の共通モード電圧範囲を制限し且つそれを
活性線形動作モードに維持する回路を提供することであ
る。

本発明の更に別の目的とするところは、短い回路条件期
間中にパワースイッチを保護する回路を提供することで
ある。本発明の更に別の目的とするところは、検知抵抗
において大量の電力を散逸することがなく又偽りの制限
トリガ動作に対して保護するためにフィルタ型装置を必
要とすることがない高速の高電位側スイッチ用の電流制
限回路を提供することである。

構成 本発明は、スイッチングレギュレータ回路に使用する電
流制御回路に関するものである。この電流制御回路は、
パワー装置を有しており、それは、ターンオフ及びター
ンオンされて周期的な制御可能な時間期間に亘って負荷
に対して電流を供給し、且つこの回路はパワー装置を介
しての電圧降下に応答する。このパワー装置は、それが
電流を導通する場合に内部抵抗を有しており、従って、
パワー装置を介して流れる電流が電流制限動作が所望さ
れるレベルにおけるものである場合にパワー装置を介し
て電流制限電圧降下が発生する。この電流制御回路は、
電流制限電圧に到達した場合にこのパワー装置をスイッ
チオフするために、パワー装置を介しての電圧降下に応
答する手段を有している。

この電流制限電圧は、パワー装置の抵抗における変化を
追従乃至は模倣する抵抗値を提供するパワー装置へ結合
された基準手段を有する回路によって決定することが可
能である。この基準手段は、その基準手段上に電流制限
電圧をセットアツプする基準電流源によってバイアスさ
れる。この基準手段及びパワー装置を介しての電圧降下
を比較して、何時電流制限レベルに到達したかを決定す
ることが可能である。

この回路は、パワー装置がターンオフされて電流経路を
具備する基準電流を供給する場合に本回路をバイアスす
るためのバイアス手段を有することが可能である。更に
、本回路は、又、パワー装置を介しての電圧降下をモニ
タする手段を有しており、且つパワー装置を介しての電
圧降下が予め選択した時間期間の間予め選択したレベル
以下とならない場合に、該パワー装置をスイッチオフさ
せる。

実施例 以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。

第４図及び第５図を参照すると、高電位側スイッチのピ
ーク電流を瞬間的に制限するための電流制限回路２００
，３００が示されている。この回路２００は、２個のＦ
ＥＴ２１２，２１３と、パワーＦＥＴ２１２と、基準Ｆ
ＥＴ２１３と、比較器２１８と、電流源（Ｉ　ＣＬ）と
、フリップフロップ２２２及びインバータ２３６を具備
する制御回路２０９と、クランピング・デカップリング
回路２３８とを有している。基準ＦＥＴ２１３は、パワ
ーＦＥＴ２１２よりも実質的に小型であり、１つ、好適
実施例においては、これらＦＥＴはＭＯＳＦＥＴである
。

パワーＭＯＳＦＥＴ２１２は、Ｎ個のセルを有しており
、且つ基準ＭＯ５ＦＥＴ２１３はｎ個のセルを有してお
り、尚ｎ≧１及びＮ＞＞ｎである。

パワーＦＥＴ２１２は三つの端子２０２，２０３゜２０
４を有しており、第一端子２０２は供給電圧ｖｓへ接続
されており、第二端子２０３はパワーＦＥＴ２１２をタ
ーンオン及びターンオフさせる制御回路２０９へ接続さ
れており、且つ第三端ｒ・２０４は負荷２２４へ接続さ
れている出力端子である。

基準ＦＥＴ２１３も三つの端子を有しており、第一端子
２０５はＶ、へ接続されており、第二端子２０６はパワ
ーＦＥＴ２１２の第二端子２０３へ接続されており、且
つ第三端子２０７は電流源ＩＣＬへ接続されている。

パワーＭＯＳトランジスタ２１２のオン抵抗は、電流検
知抵抗のように動作するものと考えることが可能である
。しかしながら、この様な装置の温度及び処理変動条件
に関するオン抵抗の変動特性のために、第二ＦＥＴ　（
即ち、基準ＦＥＴ）２１３を使用して、パワーＦＥＴ２
１２のオン抵抗変動に比例し且つそれに追従するオン抵
抗を与えている。基準ＦＥＴ２１３のオン抵抗はパワー
ＦＥＴ２１２のオン抵抗と比例し且つ追従するので、Ｉ
ＣＬをセットアツプして、基準ＦＥＴ２１３を介して基
準電圧を提供することが可能であり、その基準電圧に対
して、パワーＦＥＴ２１２を介しての電圧降下を比較す
ることが可能である。

従って、ＩＣＬは、基準ＦＥＴ２１３を介して電圧降下
を発生するように選択することが可能であり、その電圧
降下は、パワーＦＥＴ２１２を介しての電流が電流制限
動作が発生することを所望するレベルと等しい場合に、
パワーＦＥＴ２１２を介しての電圧降下と等しい。基準
ＦＥＴ２１２のオン抵抗は、処理パラメータ及び温度に
依存するものであり、且つｖａｎ＞　＞　ＶＴＩＩであ
る場合に、第二端子２０６と第三端子２０７との間の電
圧に弱く依存する。尚、ＶＴｌｌは、ＦＥＴ２１２のス
レッシュホールド電圧である。

ターンオンしたパワーＭＯ８ＦＥＴ２１２を介しての電
圧降下は、比較器５８．８８における検知電圧を増加さ
せるために増幅器５６．８６を必要とした検知ＦＥＴ型
電流制限回路５０．８０における従来の検知抵抗Ｒ８に
おける最大許容電圧降下よりもかなり高いものである。

従って、何ら電流増幅器（Ａ１）は必要ではなく、従っ
て、回路の物理的レイアウトは、検知ＦＥＴ電流制限回
路５０．８０における物理的レイアウトよりも一層小型
である。

基準ＦＥＴ２１３は、電流制限設定点を確立する。負荷
２２４は、パワーＦＥ７２０４の出力端へ接続されてい
る。パワーＦＥＴ２１２からの電圧ｖ１は、比較器２１
８へ入力されて、基準ＦＥＴ２１３からの電圧ｖ２と比
較される。比較器出力ＣＯＭＰＯＵＴは、論理回路２０
９内に人力され、且つ論理回路２０９をトリガして、信
号を出力し、その信号は、パワーＦＥＴ２１２がターン
オンされるか又はターンオフされるかを制御する。

電流源ＩＣ＋。は、基準ＦＥＴ２］　３を介して既知電
流を確立し、１１つ基準電圧Ｖ２は、ＦＥＴ２１３のオ
ン抵抗によって決定される。これら二つのＦＥＴ２１２
．２１３は同一の特性を有しているので、パワーＦＥＴ
２１２のオン抵抗は、基準ＦＥＴ２１３のオン抵抗に関
係している。ＦＥＴ２１３の抵抗は、ＦＥＴの寸法に基
づいて、ＦＥＴ２１２のオン抵抗と異なっているが、両
方の装置２１２．２１３は単位面積当り同一のオン抵抗
を有している。

比較器の第一入力端子ＩＮＩは、クランピング・デカッ
プリング回路２３８を介してパワーＦＥＴ出力端子２０
４へ接続されている。第二入力端子ＩＮ２は、クランピ
ング・デカップリング回路２３８を介して、基準ＦＥＴ
出力端子２０７へ接続されている。比較器２１８は、パ
ワーＦＥＴ２１２を介しての電圧降下を、基準ＦＥＴ２
１３を介しての電圧降下と比較する。比較器２１８は信
号ＣＯＭＰＯＵＴを出力し、それはパワーＦＥＴ２１２
を介して流れる負荷電流によって発生されるパワーＦＥ
Ｔ２１２を介しての電圧降下が、電流源ＩｃＬによって
誘起される基準ＦＥＴ電圧降下と等しいか又はそれより
大きい場合には、パワーＦＥＴ２１２のターンオフを開
始する。

負荷電流Ｉ　ＬＯＡＤは、パワーＦＥＴ２１２によって
スイッチオンされ、且つパワースイッチ２１２がターン
オンされると、基準ＦＥＴ２１３からの電圧ｖ２は、基
準ＦＥＴのオン抵抗Ｒ０ＮＲＥＰ及びＩＣ＋、によって
設定され、尚次式が成立する。

Ｖ２　ｍＶｓ　−Ｒｏｓｎｇｐ　＊　Ｉｃｔ　　Ｖｏ　
　　（１）尚、ＲＯＮＲＥＰ−基１１１ＦＥＴ２１３の
オン抵抗■ｃＬ−電流制限 ＶＯ−クランピング・デカップリング回路２３８の電圧
降下 比較器２１８はＶ２とＶ、とを比較する。

ＶｌｍＶｓ−Ｒｏｓｖｗ＋＋’ｋｌＬｏ＾ｏ−Ｖｏ　　
（２）尚、ＲＯＮＰＷＲ−パワーＦＥＴ２１２のオン抵
抗比較器２１８は、論理回路２０９における人力フリッ
プフロップ２２２をリセットし、且つ■１≦Ｖ２である
場合に、パワースイッチ２１２（パワーＦＥＴ）をター
ンオフさせる。従って、パワースイッチ２１２は、次式
が成立する場合に、ターンオフされる。

ＲＯＮＩＩＥＦ　　＊　Ｉ　ＣＬ＜　ＲＯＮＰＷＩＩ　
　＊　Ｉ　ＬＯＡＤ　　　（３）Ｒ０ＮＰＷＲ／　Ｒｏ
ＮＲｕＦ−は、はぼｎ／Ｎに等しい。なぜならば、二つ
の装置２１２，２１３のセル当りの抵抗は、はぼ等しい
からである。それは、これらの装置が、同一の処理条件
の元で同一のシリコン体上に製造されるからである。従
って、負荷電流Ｉ　ＬＯＡＤは次式に制限される。

Ｉ　ＬｏＡｏ−Ｉ　ＣＬ　＊　Ｎ　／　ｎ　　　　　　
　　　（４）尚、ＩＬＯＡＤは電流制限レベルである。

従って、Ｉ　ＣＬ＜　＜　Ｉ　ＬＯＡＤであるから、Ｉ
　ＬＯＡＤは電流ＩＣＬによってプログラムすることが
可能である。クランピング回路２３８は、ＦＥＴ２１２
．２１３がオフしており比較器２１８の人力をそれらの
活性線形共通モード電圧範囲１内に維持している場合に
、比較器への人力ＩＮＩ、ＩＮ２をクランプし、従って
比較器２１８は、論理回路２２２へ電流に関しての信号
を送ることはない。更に、クランピング回路２３８は、
ＦＥＴ２１２，２１３がオンである場合に、比較器２１
８をＦＥＴ２１２，２１３へ接続し、且つＦＥＴ２１２
，２１．３がオフである場合に、それらを遮断する。

第６ａ図乃至第６ｅ図を参照すると、第６ａ図及び第６
ｄ図に示した如く、パワースイッチ２１２がオフ（Ｖ２
＜Ｖｌ）であると、比較器出力ＣＯＭＰＯＵＴが低状態
であり、１つ第６ｅ図に示した如く、比較器２１８は、
パワーＦＥＴ２１２からの電圧ｖ１がはほぞの最終的な
ｆｒｉ位へ上昇するまで、フリップフロップ２２２をリ
セットすることは不可能である。この時までに、負荷２
２４におけるブロッキングダイオードＤの逆回復時間に
よって発生される電流スパイク２２５（第６図す図に示
しである）はほぼ完全に過ぎ去っている。

ブロッキングダイオードＤ用の逆回復電流２２５は、時
間ｔ１に対して存在し、その期間中、比較器２１８はオ
フのままである。比較器２１８は、比較器２］８の偽り
のトリが動作を発生することのある電流スパイク２２５
によって影響を受けることはない。逆回復電流２２５は
、更に、パワーＦＥＴ２１２からの電圧Ｖ３において遅
延した変化を発生させる。

第６ｂ図及び第６Ｃ図を同時に参照すると、■、は、ブ
ロッキングダイオードの逆回復時間１、の期間中、負と
なり、次いでスパイク２２５が通り過ぎた後に、その最
終的な電位ｖ５−Ｖｏｓ＋ｐｗ、＋（ソース電圧−パワ
ーＦＥＴ用のドレインソース電圧）へ上昇する。

この様に、電流制限回路２００が、本質的に、「偽りの
」電流スパイク２２５をゲート除去し、その際にローパ
スフィルタの必要性を取除いており、且つ電流制限動作
を実施するのに必要とされる時間を減少させるものと考
えられる。

第５図を参照すると、第４図における制御回路２００と
類似した別の電流制限制御回路３００が示されている。

この回路３００は、負荷２２４及びクランプ回路２３８
を有しており、クランプ回路２３８は、一対のダイオー
ドＤ１．Ｄ２、トラッキング（追従用）電流ｉ１’ｃｔ
ｑ及び二つのバイポーラ接合トランジスタＱ１、Ｑ２を
有している。同様の要素には同様の参照番号及び名称を
付しである。負荷２２４は、インダクタし。、キャッチ
ダイオードＤ、コンデンサＣ０、負荷抵抗ＲＬを有して
いる。電流制限回路３００は、インダクタし。を介して
流れることを許容される最大ピーク電流を制限すること
によって負荷２２４をモニタし且つ制限している。イン
ダクタ電圧は、瞬間的に変化するが、インダクタ電流は
以下の式によりゆっくりと変化する。

クランプ・デカップリング回路２３８は、クランプバイ
アス電圧ＶＢＩＡＳと比較器入力端ＩＮＩ、ＩＮ２との
間に挿入されている。ＶＢＩＡＳは、基準電圧ｖｓと相
対的に発生され、且つそれは、Ｉ　ＬＯＡＤよりも多少
高い負荷電流においてさえも、ＦＥＴ２１２及び２１３
が導通状態にある場合に、Ｑｌ及びＱ２がオフであるよ
うに選択される。このクランプバイアス電圧ＶＢＩＡＳ
は、パワーＦＥＴ２１２のオン抵抗とほぼ同一の温度係
数を有している。

パワーＦＥＴ２１２及び基準ＦＥＴ２１３がオンである
場合、クランプ回路２３８はアクティブ（活性）ではな
く、且つどの様にして回路３００が動作するかというこ
とに影響を与えるものではない６Ｖ２はＶ３−１ｃＬ＊
ＲＲｐｐよりも高くなることはなく、且つＶｌはＱｌに
よってクランプされることはない。しかしながら、ＦＥ
Ｔ２１２゜２１３がオフであると、Ｄｌ及びＤ２が逆バ
イアス状態となり、且つクランプ回路２３８が比較器の
入力端ＩＮＩ、ＩＮ２をクランプし、従って■Ｎ２上の
電圧は常にＩＮＩ上の電圧よりも正である。従って、比
較器出力ＣＯＭＰＯＵＴは低状態であり、比較器２１８
は電流に関する信号を供給することはない。更に、比較
器の入力端ＩＮＩ。

ＩＮ２上の共通モード電圧スイング（振れ）は、ＦＥＴ
２１２及び２１３がオフである場合、パワーＦＥＴ２１
２の出力端子２０４上の電圧スイング（振れ）よりも実
質的に小さい値に制限されている。この様に、比較器２
１８は常にその活性共通モード範囲内にあり且つターン
オンの後に回復時間が存在することが確保されている。

更に、比較器入力端子ＩＮＩ、ＩＮ２とパワーＦＥＴ２
１２及び基準Ｆ　ＥＴ２１３の出力端子２０４．２０７
との間にダイオードＤ１及びＤｌが挿入されている。Ｄ
、のアノードは、パワーＦＥＴ２０４の出力端子へ接続
されており、且つＤのカソードは比較器２１８の第一入
力端子ＩＮＩへ接続されると共にトラッキング電流源ビ
ＣＬへ接続されている。トラッキング電流源ｒ’ｃｔは
、電流源■ｃＬの電流を追従する。

Ｄｌのアノードは、基準ＦＥＴ２１３の出力端子２０７
へ接続されており、且つＤｌのカソードは比較器２１８
の第二人力端子ＩＮ２へ接続されると共に電流源ＩＣＬ
へ接続されている。

Ｄｌ及びＤｌはブロッキングダイオードであり、それら
はスイッチのように動作する。Ｄｌ及びＤｌは、ＦＥＴ
２１２，２１３のオフ時間の期間中、比較器入力端ＩＮ
１．ＩＮ２からＦＥＴ２１２．２１３のソース２０４，
２０７を遮断させる。

逆バイアスされると、ダイオードＤ、、Ｄ２は、ＶＢＩ
Ａ３と＋［ＯテアルＦ　Ｅ　Ｔ　２１２．　２１３）出
力電圧との間の電圧差をとる。従って、ダイオードＤ、
、Ｄ２及びクランプ回路２３８は、比較器入力端ＩＮＩ
、ＩＮ２の共通モード電圧過渡状態を制限し、その際に
比較器入力端ＩＮＩ、ＩＮ２が常にそれらの活性共通モ
ード範囲内にあり、且つ何ら回復時間なしに可及的に最
高の動作速度であることを確保する。

次に、第６ａ図乃至第６ｆ図を参照する。これらは、第
５図の回路３００に対するタイミング線図を示している
。第６ａ図は、パワースイッチ２］２がオンである場合
のタイミング線図である（即ち、このＦＥＴのゲートと
ソースとの間に電圧が存在する場合）。第６ｂ図は、パ
ワーＦＥＴ２１３がオン／オフである場合の負荷電流Ｉ
９、ＯＡＤを示したタイミング線図である。ダイオード
の逆回復時間はｔｌであり、且つ逆回復電流２２５は「
スパイク」のように見え、ｔｌにおいて、ダイオードＤ
は平衡状態に到達し、且つダイオード電圧は反転を開始
し且つダイオード電流は減少を開始する。

ｔ、とｔｌとの比は、キャッチダイオードの回復特性の
ソフトの程度に依存する。しかしながら、通常、ｔｌく
０．２ｔＩであり、尚ｔ２≦２０〜５０ｎｓである。は
とんどの場合、比較器２１８の本質的な遅れが、Ｉ　Ｌ
ＯＡＤ＞　Ｉ　ＬＯＡＤである期間中ｔ２の部分を処理
する。非常にソフトな回復ダイオード及び非常に高速の
比較器が使用される場合、何らかの遅延（フィルタ動作
）が必要となる場合がある（第５図におけるＬＰＦ）。

しかしながら、必要とされる遅延は、クラシックの回路
１０において必要とされる遅延よりもほぼ１桁の大きさ
小さい。従って、この小さい時間遅延は、モノリシック
集積ｕ路において得られる抵抗及びコンデンサの値によ
って達成することが可能である。従前のアプローチの実
質的にアナログ時間遅延における場合において必要とさ
れる外部的な構成要素は必要とされない。

図示した如く、ダイオードの逆回復時間ｔＩ。

ｔｌが過ぎた後に、負荷電流はＩ　ＬＯＡＩ）ＰＩ！Ａ
Ｋへ増加し、それは負荷へ流れることが許容される最大
電流である。この最大負荷電流が得られると、パワース
イッチ２１２はターンオフされ、且つ比較器２１８は第
６ｅ図に示した如く信号ＣＯＭＰＯＵＴを出力して、パ
ワースイッチ２１２をシャットオフする。

第６ｅ図は、比較器出力ＣＯＭＰＯＵＴのタイミング線
図である。パワーＦＥＴ２１２がオンであると、ダイオ
ードＤがオフであり、且つインダクタにおける電流ＩＣ
Ｏ＾、が次式の勾配で直線的に上昇する。

ＩＬ ｔ 比較器２１８は、ダイオードＤ回復時間（ｔ、）のほと
んどの期間中クランプ回路２３８によってディスエーブ
ルされ、従って偽りの制限トリガ動作を実施することを
回避する。ＣＯＭＰＯＵＴは、パワーＦＥＴ２１２がオ
ンである場合に、はぼ０である。しかしながら、パワー
スイッチ２１２のオン時間の終わりにおいて、インダク
タ電流がそのピーク値Ｉ　ＬＯＡｒｌＰＩ’：Ａイに到
達すると、■１はほぼｖ２と等しく、ＣＯＭＰＯＵＴが
高状態となり、且つパワースイッチ２１２がターンオフ
される。

第６Ｃ図を参照すると、電圧■３はパワースイッチ２１
２の出力端において測定された電圧である。■、は、初
期的に、ダイオードのＤ逆回復時間ｔ１の期間中負とな
るが、次いで、それはＶＳ−Ｖ。Ｓ　ＰＷＲの最終的レ
ベルへ上昇する。尚、ｖｏｓｐｔｖｕはＦＥＴ２１２の
ドレイン対ソース電圧であるｏＶ３及びＴＬＯＡＤは、
ＦＥＴ２１２がシャットオフされる場合、迅速に減少す
る。

第６ｄ図を参照すると、電圧Ｖ、及びｖ２が、パワース
イッチ２１２がオン及びオフされた時の状態が示されて
いる。図示した如く、初期的には、パワースイッチ２１
２がオフした場合に、■１　〉ｖ２である。このスイッ
チがオンであると、ｖｌはｖ２よりも大きいままである
が、オン時間の期間が増加するに従い、■、とＶ２との
間の電圧差は減少し、従ってＶ２がｖｌと実質的に等し
くなった場合に、パワースイッチ２１２がターンオフさ
れ、且つｖｌはｖ２よりも大きい状態を再開する。従っ
て、パワースイッチ２１２がオフである時及びスイッチ
２１２がオンである時に、ＶｌはＶ２よりも大きい。ス
イッチ２１２は、Ｖ、−ｖ２である時に、ターンオフさ
れる。

第６ｆ図と第６ｂ図とを参照すると、スイッチ２１２が
オフした場合に、インダクタ電流ｒｔｏはダイオードＤ
によって導通される。インダクタ電流ＩＬＯは、パワー
スイッチ２１２が再度ターンオンされるまで直線的に減
少し、パワースイッチ２１２が再度ターンオンされた時
点で、インダクタＬ、はエネルギの蓄積を開始し、従っ
て、インダクタ電流ＩＬＯは直線的に増加する。

次に第７図を参照すると、第５図の回路と類似した別の
電流制限回路４００が示されており、それは、パワース
イッチ２０４の出力（Ｖ、）と接地との間に短絡回路が
存在する場合に、パワースイッチ２１２を保護すべく修
正されている。第５図の回路内に短絡回路が存在すると
、比較ｒｊ２１８はディスエーブルされたままであり、
且つパワースイッチ２１２は非保護状態となる。クラン
プ回路２３８は、比較器２１８をディスエーブルさせる
。なぜならば、そうでないと、比較器２１８はオフ状態
における過剰電流を表わし、且つそれはスイッチ２１３
がターンオンされることを許容しないからである。

第二比較器２５０は、パワーＦＥＴ２１２の出力端にお
ける電圧Ｖ、をモニタして、パワースイッチ２１２から
の電圧Ｖ、がパワーＦＥＴ２１２がオンである場合に、
バイアス電圧ＶＢＩＡＳを超えて上昇したか否かを決定
する。そうである場合には、それは、パワーＦＥＴ２１
２が正常に動作していることを意味し、且つ比較器２１
８によって過剰電流に対する保護が与えられている。前
述した如く、ＶｆｆｉｌＡＳは、負荷電流が■９、ＯＡ
Ｄよりも大きい場合であっても、Ｑｌ及びＱ２がオフで
あるように選択されている。

ＶＢＩＡＳは、スイッチ２１３がオンであり且つ負荷電
流が最大可能電流制限値と等価であるか又はそれより小
さい場合に、どの様な条件下においてモＶｓ　　ＶＢＩ
ＡＳ＞ＶＳ−Ｖ＊であるように選択されている。例えば
、好適実施例においては、Ｖ　ＢＩＡＳは電流制限値の
２倍である。

第二比較器２５０は二つの入力端子ｌＮ２１及びｌＮ２
２を有しており、且つ出力端子ＣＯＭＰＯＵＴ２を有し
ている。ＣＯＭＰＯＵＴ２の電圧出力はＶ、。である。

ｌＮ２１は、Ｄ１ダイオード（Ｖ、）を介して、パワー
ＦＥＴ２１２の出力端２０４へ接続されている。ｌＮ２
２はｖ４へ接続されており、それはＶ、のクランプした
（最小）値よりも多少高い電圧である。

ＣＯＭＰＯＵＴ２はタイマー論理回路２５４へ接続され
ており、該回路は第二フリップフロップＦＦ２、遅延要
＄２５３、ロックアウト回路２５６、ＯＲゲートＯＲＩ
を有している。■、は、第二比較器２５０への第一入力
端ｌＮ２１上の電圧であり、且つｖ４は第二人力端ｌＮ
２２上の電圧である。

次に、第７図及び短絡回路不存在条件を示した第８ａ図
乃至第８に図を参照して説明する。第８ａ図は、ＦＦＩ
によって受取られるクロックパルスを示した概略図であ
り、第８ｂ図は、スパイク２２５が逆回復電流であり且
つＩ　ＬＯＡＤｐい、がタンオフされたピーク負荷電流
である場合に、パワーＦＥＴ２１２かオン／オフである
場合の負荷電流Ｉ　ＬＯＡＤを示している。第８ｃ図は
、パワーＦＥＴ２１２からの電圧Ｖ、を示しており、そ
の場合、ダイオード逆回復時間の期間中、電圧は初期的
に負状態である。次いで、その電圧は、パワーＦＥＴ２
１２がオンである場合にその最終的レベルへ上昇し、且
つＦＥＴ２１２がシャットオフされた時に、迅速に減少
する。第８ｄ図を参照すると、Ｖ、＞Ｖ２である場合に
、パワースイッチ２１２がオンである。初期的には、パ
ワースイッチ２１２がオフであると、Ｖ、＞ｖ２であり
、且つスイッチ２１２がオンであると、■、がｖ２より
も大きい状態を維持するが、このオン時間期間中にイン
ダクタ電流が増加すると、Ｖｌとｖ２との間の電圧差が
減少し、従って■２がｖｌと実質的に等しくなると、パ
ワースイッチ２１２はターンオフし、且つｖｌは■２よ
りも大きい状態を再開する。

第８ｅ図を参照すると、ｖ４はクランプ電圧であり、そ
れは最大予測可能負荷電流（例えば、ＦＥＴ２１２の最
大ドレインソース電圧の２倍）においてのパワーＦＥＴ
２１２のドレインソース電圧よりも高く設定される。

特に第８ｅ図乃至第８に図を参照すると、そこには短絡
回路不存在条件が示されており、パワーＦＥＴ２１１＜
オンテあると、Ｖ、＞Ｖ、てあり、且つ第二比較器２５
０はＯＲＩ内へ論理高を出力する。ＦＦＩからのＱ出力
もＯＲＩ内へ人力される。第二比較器の出力ＣＯＭＰＯ
ＵＴ２によって発生される出力端ＯＲＩ上の論理高は、
ＦＦ２のクリア入力端上に論理１を維持し、それはＦＦ
２のＱ出力を低状態に維持する。ロックアウト回路２５
６はトリガされることはない。なぜならば、それは論理
１によってトリガされるからである。

ロックアウト回路の出力Ｖ７は遅延される。ｖ７は、Ｃ
ＯＭＰＯＵＴと共に、第二ＯＲゲートＯＲ２内へ人力さ
れる。第８１図に示した如く、ｖｌがＶ２にほぼ近付く
と、ＣＯＭＰＯＵＴは高状態である。ＣＯＭＰＯＵＴ−
１であると、ＯＲ２は論理高を出力する。ＯＲ２出力Ｖ
、は、ＦＦＩのクリア入力端へ入力され、その場合、Ｑ
は高状態を維持し、且つＱは論理低である（第８に図参
照）。次いで、Ｑがインバータ内へ人力され、そのイン
バータは論理低からのＱ乃至はＶ、を論理高へ反転する
。Ｑ乃至はＶ、は、ＦＦＩの出力Ｑに対応している。Ｑ
が低状態であると、パワーＦＥＴ２１２がオンである。

インバータによって反転された後に、Ｑがｔｄｅ＊ａｙ
の遅延を有する遅延要素２５３へ入力される。

遅延時間ｔｄｓｎｓｙは、最悪の場合のダイオードの逆
回復時間に対応するのに十分な長さに選択される。好適
実施例においては、５〜６００　ｎ　ｓの遅延時間が選
択される。更に、クランプ電圧ｖ５−ｖ４は、最大予測
可能負荷電流（例えば、ｖＩ）ｓの最大の２倍）におけ
るＦＥＴ２１２のドレイン−ソース電圧よりも高く設定
される。ｖ６は、遅延要素２５３の出力に対応しており
、それはＦＦ２のクロック入力である。その１Ｅ向遷移
は、前述した正常動作期間の場合における如く、第二比
較器２５０によってクリアされない限り、パワーＦＥＴ
２１２のターンオンの後のｔ、にＦＦ２をトリガする。

ＦＥＴ２１２のＲｒ、、。Ｎは高度に温度依存性である
ので、選択されたクランプ電圧Ｖ４は、ＶＢがＲＤＳＯ
Ｎとほぼ同一の温度係数を有する場合にのみ広範な温度
範囲に亘って有効である（尚、Ｖ、−Ｖ　Ｓ　　Ｖ　Ｂ
ＩＡＳである）　ｏ　Ｒｏｓｏｓは、約＋６８００ｐｐ
ｍ／”ｃの温度係数を有している。２０００〜３０００
ｐｐｍ／”ＣのＴＣＲを具備する拡散抵抗及び温度係数
ＴＣＩ！１−６８００−ＴＣＰを具備する電流源（Ｉ　
ＢＩＡ３）を使用することによりＶ８は、ＲＤＳＯＮと
ほぼ同一の温度係数Ｔｃを得ることが可能である。

第８ｆ図及び第８ｈ図を参照すると、■、。は第二比較
器２５０からの電圧信号である。パワースイッチ２１２
がターンオンすると、■、が高状態へ移行し、且っＶ、
。も高状態へ移行する。■、がＶ４よりも高いことを比
較器２５０が検知するので、■、。が高状態へ移行する
。従って、Ｖｌｏが高状態である限り、ＦＦ２のＱ出力
及びロックアウト回路２５６の出力Ｖ７は高状態へ移行
することはできない。

第８ｇ図を参照すると、Ｖ６は遅延回路２５３からの電
圧である。遅延回路２５３は、スイッチ２１２がターン
オンされる場合にトリガされ、１１つｖ６は、予め設定
した時間遅延ｔ。、１．が過ぎた時に圧端である。ｖ６
の圧端が来ると、Ｖｌ（、は今だ高状態であり、且つｖ
６はＦＦ２をセットすることはできず、従ってその遅延
は回路４００のターンオフを開始させることは不可能で
ある。従って、ＶＩがＶ４よりも大きい限り、短絡回路
保護回路は活性状態ではない。

第９ａ図乃至第９ｇ図を参照すると、第７図の回路に対
する短絡回路条件が示されている。■。

がＶ４を超えて上昇すると、パワースイッチ２１２が正
常に動作しており且っＦＥＴ２１２を介しての電流が比
較器２１８によって制限される。短絡回路に起因するか
、又はパワースイッチ２１２の出力端における過剰な負
荷に起因して、■、はＶ４を超えて上昇することはでき
ず、従って、予め設定した遅延時間が経過した後に、遅
延要素２５３からの信号が第二フリップフロップ２５２
をトリガする。すると、この第二フリップフロップ２５
２は、第一フリップフロップ２２２へ信号を送り、フリ
ップフロップ２２２をクリアし、従ってパワースイッチ
２１２はターンオフされる。

短絡回路が存在する場合、ワンショット装置とすること
が可能なロックアウト回路２５６は、所定時間の間第−
フリップフロップＦＦ１のクリア入力端を高状態に維持
し、所定時間が経過する前にパワースイッチ２１２がタ
ーンオンされることが不可能であることを確保する。短
絡回路における最大デユーティサイクルを制限するため
に、第二比較器２５０がパワースイッチ２１２をターン
オフする場合に、ロックアウト回路２５６はパワーＦＥ
Ｔ２１２をディスエーブルする。短絡回路期間中の最大
デユーティサイクルは、ｊｄ＊ｊｓｙ／１、。、。、、
へ制限され、従ってパワースイッチ２１２の平均電流が
制限される。

第９ｂ図に示した如く、負荷電流Ｉ　ＬＯＡＤは電流制
限レベルよりも大きく、且つ第９ｃ図に示した如く、パ
ワーＦＥＴ２１２からの電圧Ｖ、は負荷電流Ｉ　ＬＯＡ
Ｄと比較して非常に小さい。クランプ回路２３８のため
に、ｖｌはＶ２よりも高い状態を維持する。（第９ｄ図
）クランプ電圧ｖ４は、ＶＩ（第９ｅ図）よりも高く、
従って第二比較器２５０の出力ＶＩＯは論理０（第９ｆ
図）であり、且つ遅延要素２５３は、関連する遅延時間
（第９ｇ図）の後に、遅延したクロック信号Ｖ６を出力
する。

ｖ６の圧端がｖ７を設定する（第９ｈ図）。

ｖ６が高状態であると、ＦＦ２がトリガされ、Ｒつｖ７
がロックアウト回路２５６によって正状態に設定される
。ｖ７は所定時間に亘り正状態を維持し、その所定時間
は、ロックアウト時間ｔ、。ｃｋａ＋＋１の期間である
。その後の全ての入力クロックパルスは無視され、且つ
、この様にして、ＦＦＩがディスエーブルされる。イン
バータが同を反転し、その際にパワーＦＥＴ２１２をオ
フ状態に維持するので、ロックアウト時間が経過−する
まで、ＦＦ１からのＱのＶ、は１であり且っＦＥＴ２１
２はシャットオフ状態である。この様に、オフ期間は拡
張されて、短絡回路条件期間中にデユーティサイクルが
短いものであることを確保する。

以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明は、これら具体例にのみ限定されるべきも
のではなく、本発明の技術的範囲を逸脱することなしに
種々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図はクラシック（古典的）電流制限回路を示した回
路図、第２図は低電位側スイッチにおける電流ミラー回
路を示した概略図、第３図は高電位側スイッチにおける
電流ミラー回路を示した概略図、第４図は本発明の電流
ミラー回路を示した概略図、第５図は本発明の別の回路
を示した概略図、第６ａ図乃至第６ｆ図は第５図の回路
の動作を示した各タイミング線図、第７図は本発明の別
の回路を示した概略図、第８ａ図乃至第８に図は短絡回
路不存在条件に対する第７図の回路に対応する状態を示
した各概略図、第９ａ図乃至第９ｊ７図は第８ａ図乃至
第８に図に類似した概略図であって短絡回路条件に対す
る状態を示した各概略図、である。 ２００゜ ２０９　＝ ２１２　： ２１３二 ２１８　： ２２２　＝ ２３６　： ２３８　； （符号の説明） ３００：電流制限回路 制御回路 パワーＦＥＴ 基準ＦＥＴ 比較器 フリップフロップ インバータ クランピング・デカップリング回路 図面の浄書（内容に変更なし） ｊ（ｆ町（Ｖｓ〕　へ １仁ｖ５）へ ＦＩＧ、３ ＦＩＧ、　４ ＦＩＧ、　５ ｖｑ ＦＩＧ、６ａ ＦＩＧ、６ｃ ＦＩＧ、　６ｄ ＦＩＧ、６ｅ ＦＩＧ、　６ｆ ４００ノ ＦＩＧ、　７ ＦＩＧ、　８ ＦＩＧ、９ 手続補正書Ｃｊ５幻 平成２年１０月１５日

Claims (1)

1. 【特許請求の範囲】 １、スイッチングレギュレータ回路に使用する電流制御
   回路において、周期的な制御可能な時間間隔で負荷へ電
   流を供給するためにターンオフ及びターンオンされるパ
   ワー装置が設けられており、前記パワー装置は、それが
   導通状態にある場合に、内部抵抗を有し、従って前記パ
   ワー装置を介して流れる電流が所望の電流制限レベルに
   ある場合に、前記パワー装置を介して電流制限電圧降下
   が発生し、且つ前記電流制限電圧に到達した場合に前記
   パワー装置をスイッチオフするために前記パワー装置を
   介しての電圧降下に応答する手段が設けられていること
   を特徴とする電流制御回路。 ２、特許請求の範囲第１項において、前記電圧降下に応
   答する手段が、それと関連して活性共通モード電圧範囲
   を有しており、且つ前記パワー装置がターンオフされた
   場合に本回路をクランプする手段が設けられており、従
   って前記電圧降下に応答する手段が前記活性共通モード
   電圧範囲において動作することを特徴とする電流制御回
   路。 ３、特許請求の範囲第２項において、前記電圧降下に応
   答する手段が、前記パワー装置がオフした場合に前記パ
   ワー装置を介しての電圧降下と相対的に制限されること
   を特徴とする電流制御回路。 ４、特許請求の範囲第２項において、前記クランプ手段
   がトランジスタを有することを特徴とする電流制御回路
   。 ５、特許請求の範囲第１項において、前記パワー装置を
   介しての電圧降下をモニタし且つ前記パワー装置を介し
   ての電圧降下が予め選択した時間期間の間予め選択した
   レベル以下とならない場合に前記パワー装置をスイッチ
   オフさせる手段が設けられていることを特徴とする電流
   制御回路。 ６、特許請求の範囲第２項において、前記パワー装置が
   オフである場合に、前記応答手段を前記パワー装置から
   遮断する手段が設けられていることを特徴とする電流制
   御回路。 ７、周期的且つ制御可能な時間期間に亘って負荷へ電流
   を供給するためにターンオフ及びターンオンされるパワ
   ー装置を具備するタイプのスイッチングレギュレータ回
   路に使用する電流制御回路において、前記パワー装置が
   電流を導通する場合に内部抵抗を有しており、従って前
   記パワー装置を介して特定した電流レベルに対し前記パ
   ワー装置において決定可能且つ測定可能な電圧降下が発
   生し、前記パワー装置が前記特定した電流レベルで導通
   状態にある場合に前記パワー装置を介しての電圧に実質
   的に等しい基準電圧を供給する手段が設けられており、
   前記パワー装置を介しての電圧降下が前記基準装置を介
   しての電圧降下を超える場合に、前記基準電圧と前記パ
   ワー装置を介しての電圧降下とを比較する手段が設けら
   れており、前記特定した電流レベルに到達した場合に前
   記比較手段に応答して前記パワー装置をスイッチオフす
   る手段が設けられていることを特徴とする電流制御回路
   。 ８、特許請求の範囲第７項において、前記比較手段が、
   それと関連する活性共通モード電圧範囲を有しており、
   且つ前記パワー装置がターンオフした場合に本回路をク
   ランプする手段が設けられており、従って前記比較手段
   が前記活性共通モード電圧範囲において動作することを
   特徴とする電流制御回路。 ９、特許請求の範囲第８項において、前記比較手段が、
   前記パワー装置がオフである場合に、前記パワー装置を
   介しての電圧降下と相対的に制限されることを特徴とす
   る電流制御回路。 １０、特許請求の範囲第８項において、前記クランプ手
   段がトランジスタを有することを特徴とする電流制御回
   路。 １１、特許請求の範囲第８項において、前記パワー装置
   がオフである場合に、前記比較手段を前記パワー装置か
   ら遮断する手段が設けられていることを特徴とする電流
   制御回路。１２、周期的且つ制御可能な時間期間に亘っ
   て負荷へ電流を供給するためにターンオフ及びターンオ
   ンされるパワー装置を有するタイプのスイッチングレギ
   ュレータ回路に使用する電流制御回路において、前記パ
   ワー装置は、それが電流を導通する場合に、内部抵抗を
   有しており、従って前記パワー装置を介して特定した電
   流の流れに対し前記パワー装置において決定可能且つ測
   定可能な電圧降下が発生し、前記パワー装置の内部抵抗
   における変化に追従し且つそれと比例する抵抗値を供給
   するための基準手段が前記パワー装置に結合されており
   、前記基準手段へ基準電流を供給する手段が設けられて
   おり、前記供給される基準電流の量は、前記パワー装置
   を介して特定した制限レベルの電流が流れる場合に前記
   パワー装置における電圧降下と実質的に等しい電圧降下
   が前記基準手段を介して発生するように選択されており
   、前記パワー装置及び前記基準手段を介しての電圧降下
   を比較する手段が設けられており、且つ前記パワー装置
   を介しての電圧降下が前記基準装置を介しての電圧降下
   を超える場合に前記比較手段に応答して前記パワー装置
   をターンオフさせる手段が設けられていることを特徴と
   する電流制御回路。 １３、特許請求の範囲第１２項において、前記比較手段
   が、それと関連して、活性共通モード電圧範囲を有して
   おり、且つ前記パワー装置がターンオフされる場合に本
   回路をクランプする手段が設けられており、従って前記
   電圧降下に応答する手段が前記活性共通モード電圧範囲
   内において動作することを特徴とする電流制御回路。 １４、特許請求の範囲第１３項において、前記比較手段
   が、前記パワー装置がオフである場合に、前記パワー装
   置を介しての電圧降下と相対的に制限されていることを
   特徴とする電流制御回路。 １５、特許請求の範囲第１３項において、前記クランプ
   手段がトランジスタを有することを特徴とする電流制御
   回路。 １６、特許請求の範囲第１２項において、前記パワー装
   置を介しての電圧降下をモニタし且つ前記パワー装置を
   介しての電圧降下が予め選択した時間期間の間予め選択
   したレベル以下とならない場合に、前記パワー装置をス
   イッチオフする手段が設けられていることを特徴とする
   電流制御回路。 １７、特許請求の範囲第１３項において、前記パワー装
   置がオフである場合に、前記比較手段を前記パワー装置
   及び前記基準手段から遮断する手段が設けられているこ
   とを特徴とする電流制御回路。 １８、特許請求の範囲第１７項において、前記遮断手段
   が、更に、前記パワー装置がオフである場合に、前記基
   準電流を前記基準手段から遮断することを特徴とする電
   流制御回路。 １９、負荷を電力源へ接続するための内部抵抗を持った
   第一手段が設けられており、前記第一手段はスイッチオ
   ン及びスイッチオフされると共にそれと関連する第一レ
   ベルにおける電流を有しており、前記第一レベルよりも
   低いレベルにおいて電流を模倣し且つより高いレベルに
   おいて前記第一手段の内部抵抗を模倣する手段が設けら
   れており、前記第一手段の電圧と前記模倣手段からの電
   圧とを比較し且つその比較結果を表わす信号を発生する
   手段が設けられており、前記第一手段からの電圧が前記
   模倣手段からの電圧と実質的に等しい場合に前記第一手
   段をスイッチオフする手段が設けられていることを特徴
   とする回路。 ２０、特許請求の範囲第１９項において、前記比較手段
   がそれと関連して活性共通モード電圧範囲を有しており
   、更に、前記第一手段がターンオフした場合に本回路を
   クランプする手段が設けられており、従って前記比較手
   段が前記活性共通モード範囲内において動作することを
   特徴とする回路。 ２１、特許請求の範囲第２０項において、前記比較手段
   が、前記第一手段を介しての電圧降下と相対的に制限さ
   れていることを特徴とする回路。 ２２、特許請求の範囲第２０項において、前記クランプ
   手段がトランジスタを有することを特徴とする回路。 ２３、特許請求の範囲第１９項において、更に、前記第
   一手段を介しての電圧降下をモニタし且つ前記第一手段
   を介しての電圧降下が予め選択した時間期間中に予め選
   択したレベル以下となることがない場合に前記第一手段
   をスイッチオフする手段が設けられていることを特徴と
   する回路。 ２４、特許請求の範囲第２０項において、更に、前記第
   一手段がオフである場合に、前記比較手段を前記第一手
   段及び前記模倣手段から遮断する手段が設けられている
   ことを特徴とする回路。