JPH0311743A - Ｍｉｓ型半導体装置 - Google Patents
Ｍｉｓ型半導体装置Info
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- JPH0311743A JPH0311743A JP14766889A JP14766889A JPH0311743A JP H0311743 A JPH0311743 A JP H0311743A JP 14766889 A JP14766889 A JP 14766889A JP 14766889 A JP14766889 A JP 14766889A JP H0311743 A JPH0311743 A JP H0311743A
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- Japan
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- polycrystalline
- gate electrode
- films
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、不純物濃度が相対的に低い第１の不純物領域
と相対的に高い第２の不純物領域とが半導体基板内でゲ
ート電極の側方へ順次に形成されているＭＩＳ型半導体
装置に関するものである。
と相対的に高い第２の不純物領域とが半導体基板内でゲ
ート電極の側方へ順次に形成されているＭＩＳ型半導体
装置に関するものである。
本発明は、上記の様なＭＩＳ型半導体装置において、ゲ
ート電極を構成する第１の膜とこの第１の膜よりも幅が
狭く且つ第１の膜とは異なる材料から成る第２の膜とを
ゲート絶縁膜上に順次に形成することによって、製造が
容易でしかも高性能を得ることができる様にしたもので
ある。
ート電極を構成する第１の膜とこの第１の膜よりも幅が
狭く且つ第１の膜とは異なる材料から成る第２の膜とを
ゲート絶縁膜上に順次に形成することによって、製造が
容易でしかも高性能を得ることができる様にしたもので
ある。
ＭＩＳ型半導体装置の微細化に伴ってホー／ ）キャリ
ア効果が問題になっており、その一つの対策としてＬＤ
Ｄ構造の採用がある。
ア効果が問題になっており、その一つの対策としてＬＤ
Ｄ構造の採用がある。
ところが、ＬＤＤ構造とするためのゲート電極の側壁が
通常はＳｉＯ□で形成されていたので、ホットキャリア
が側壁中のトラップに捕獲されてＬＤＤ構造特有の劣化
現象を招くという問題点があった。
通常はＳｉＯ□で形成されていたので、ホットキャリア
が側壁中のトラップに捕獲されてＬＤＤ構造特有の劣化
現象を招くという問題点があった。
これに対しては、ゲート電極の側壁を導電膜で形成する
という対策もある。しかし、この様な側壁の形成に際し
てゲート電極と側壁との間に酸化膜等の絶縁膜が介在し
てしまい、側壁の電位を固定することが難しい等の問題
点がある。
という対策もある。しかし、この様な側壁の形成に際し
てゲート電極と側壁との間に酸化膜等の絶縁膜が介在し
てしまい、側壁の電位を固定することが難しい等の問題
点がある。
そこで、ドレイン領域のうちの低濃度不純物領域とゲー
ト電極とを重畳させた構造（ＧＯＬＤ構造）が提案され
ている（例えば、ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ
ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ、ＶＯＬ、
３５． Ｎ１１２．ＤＥＣＥＭＢＥＲ１９８８ｐ、２０
８８〜２０９３）。
ト電極とを重畳させた構造（ＧＯＬＤ構造）が提案され
ている（例えば、ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ
ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ、ＶＯＬ、
３５． Ｎ１１２．ＤＥＣＥＭＢＥＲ１９８８ｐ、２０
８８〜２０９３）。
しかし上述のＧＯＬＤ構造では、ゲート電極を形成する
際”のエツチングのストッパとして薄い自然酸化膜を利
用しており、これではエツチングやゲート電極の形状の
制御が難しい。従って、この様な構造のＭＩＳ型半導体
装置は、製造が容易であるとは言えない。
際”のエツチングのストッパとして薄い自然酸化膜を利
用しており、これではエツチングやゲート電極の形状の
制御が難しい。従って、この様な構造のＭＩＳ型半導体
装置は、製造が容易であるとは言えない。
また、ゲート電極が多結晶Ｓｔのみからなっており、し
かも下層側の多結晶Ｓｉ膜と上層側の多結晶Ｓｉ膜との
間に自然酸化膜が存在しているので、ゲート電極の電気
抵抗を十分には低減させることができない。従って、こ
の様な構造のＭＩＳ型半導体装置では、高性能を得るこ
とが難しい。
かも下層側の多結晶Ｓｉ膜と上層側の多結晶Ｓｉ膜との
間に自然酸化膜が存在しているので、ゲート電極の電気
抵抗を十分には低減させることができない。従って、こ
の様な構造のＭＩＳ型半導体装置では、高性能を得るこ
とが難しい。
本発明によるＭＩＳ型半導体装置は、半導体基板１１上
に形成されているゲート絶縁膜１２と、このゲート絶縁
膜１２上に形成されている導電性の第１の膜１３と、こ
の第１の膜１３よりも幅が狭くなる様にこの第１の膜１
３上に形成されており且つこの第１の膜１３とは異なる
材料から成っている第２の膜１４と、前記第１の膜１３
の端縁と前記第２の膜１４の端縁との間に対応する前記
半導体基板１１内に形成されており不純物濃度が相対的
に低い第１の不純物領域２１と、前記第１の膜１３の前
記端縁の外側に対応する前記半導体基板ｌｌ内に形成さ
れており不純物濃度が相対的に高い第２の不純物領域２
２とを夫々具備し、少なくとも前記第１の膜１３がゲー
ト電極となっている。
に形成されているゲート絶縁膜１２と、このゲート絶縁
膜１２上に形成されている導電性の第１の膜１３と、こ
の第１の膜１３よりも幅が狭くなる様にこの第１の膜１
３上に形成されており且つこの第１の膜１３とは異なる
材料から成っている第２の膜１４と、前記第１の膜１３
の端縁と前記第２の膜１４の端縁との間に対応する前記
半導体基板１１内に形成されており不純物濃度が相対的
に低い第１の不純物領域２１と、前記第１の膜１３の前
記端縁の外側に対応する前記半導体基板ｌｌ内に形成さ
れており不純物濃度が相対的に高い第２の不純物領域２
２とを夫々具備し、少なくとも前記第１の膜１３がゲー
ト電極となっている。
本発明によるＭＩＳ型半導体装置では、不純物濃度が相
対的に低い第１の不純物領域２１が半導体基板１１内に
形成されるためには、第２の膜１４の幅が第１の膜１３
の幅よりも狭い必要があるのが、第２の膜１４は第１の
膜１３とは異なる材料から成っているので、第１の膜１
３に対する第２の膜１４の選択的パターニングが容易で
ある。
対的に低い第１の不純物領域２１が半導体基板１１内に
形成されるためには、第２の膜１４の幅が第１の膜１３
の幅よりも狭い必要があるのが、第２の膜１４は第１の
膜１３とは異なる材料から成っているので、第１の膜１
３に対する第２の膜１４の選択的パターニングが容易で
ある。
また、第２の膜１４は第１の膜１３とは異なる材料から
成っているので、導電性を有しており且つ第１の膜１３
の材料よりも電気抵抗の低い材料を第２の膜１４の材料
として選択すると共に、第２の膜１４を第１の膜１３に
オーミック接触させ、第１及び第２の膜１３．１４の全
体をゲート電極とすることによって、ゲート電極が第１
の膜１３の材料のみから成っている場合に比べても、ゲ
ート電極の電気抵抗を低減させることができる。
成っているので、導電性を有しており且つ第１の膜１３
の材料よりも電気抵抗の低い材料を第２の膜１４の材料
として選択すると共に、第２の膜１４を第１の膜１３に
オーミック接触させ、第１及び第２の膜１３．１４の全
体をゲート電極とすることによって、ゲート電極が第１
の膜１３の材料のみから成っている場合に比べても、ゲ
ート電極の電気抵抗を低減させることができる。
以下、本発明の第１及び第２実施例を、第１図及び第２
図を参照しながら説明する。
図を参照しながら説明する。
第１図が、第１実施例の製造工程を示している。
この製造工程では、第１Ａ図に示す様に、Ｓｉ基板１１
の表面にゲート絶縁膜となるＳｉｎ、膜１２を１５０人
程度の厚さに形成する。
の表面にゲート絶縁膜となるＳｉｎ、膜１２を１５０人
程度の厚さに形成する。
そして、５００人程度の厚さの多結晶Ｓｉ膜１３をＣＶ
Ｄによって堆積させ、電気抵抗を低減させるための不純
物としてのＰを多結晶Ｓｉ基板１１中へドーピングする
。
Ｄによって堆積させ、電気抵抗を低減させるための不純
物としてのＰを多結晶Ｓｉ基板１１中へドーピングする
。
その後、２０００人程度０厚さのＷ Ｓ ｉ、膜１４と
１０００人程度０厚さの５ｉｎ２膜１５とをＣＶＤによ
って順次に堆積させ、更に、これらのＳｉＯ□膜１５膜
島５Ｓ ｉ 、ｌ膜１４とをバターニングする。なお、
Ｗ Ｓ ｉ、膜１４はスパッタによって堆積させてもよ
い。
１０００人程度０厚さの５ｉｎ２膜１５とをＣＶＤによ
って順次に堆積させ、更に、これらのＳｉＯ□膜１５膜
島５Ｓ ｉ 、ｌ膜１４とをバターニングする。なお、
Ｗ Ｓ ｉ、膜１４はスパッタによって堆積させてもよ
い。
そして、バターニングしたＳｉＯ□膜１５膜島５Ｓ ｉ
。
。
膜１４とをマスクにして、Ｐｏ １６を３Ｘ１０”Ｃｆ
１ｌ −”程度の濃度にＳｉ基板１１中へイオン注入す
る。
１ｌ −”程度の濃度にＳｉ基板１１中へイオン注入す
る。
Ｓｉｎｇ膜１５は必ずしも形成する必要はないが、その
場合は、Ｐｏ １６のイオン注入時のチャネリングを防
止するために、ＷＳｉｘ膜１４をＣＶＤによって堆積さ
せてこのＷ Ｓ ｉ ｘ膜１４を非晶質状態にしておく
必要がある。
場合は、Ｐｏ １６のイオン注入時のチャネリングを防
止するために、ＷＳｉｘ膜１４をＣＶＤによって堆積さ
せてこのＷ Ｓ ｉ ｘ膜１４を非晶質状態にしておく
必要がある。
次に、第１Ｂ図に示す様に、２０００人程度０厚さのＳ
ｉｎｇ膜１７全１７Ｄによって堆積させ、この５ｉ（ｈ
膜１７をエッチバックすることによって、Ｗ Ｓ ｉｘ
膜１４及びＳｉＯ２膜１５の側壁としてＳｉＯ２膜１７
全１７゜ なお、側壁として残すＳｉｎｇ膜１７膜幅７０くするた
めには高さを高（する必要があるが、その様な場合はＳ
ｉＯ□膜１５膜島５た方がよい。
ｉｎｇ膜１７全１７Ｄによって堆積させ、この５ｉ（ｈ
膜１７をエッチバックすることによって、Ｗ Ｓ ｉｘ
膜１４及びＳｉＯ２膜１５の側壁としてＳｉＯ２膜１７
全１７゜ なお、側壁として残すＳｉｎｇ膜１７膜幅７０くするた
めには高さを高（する必要があるが、その様な場合はＳ
ｉＯ□膜１５膜島５た方がよい。
その後、ＳｉＯ□膜１５膜島５をマスクとして多結晶Ｓ
ｉ膜１３をエツチングすることによってＷ Ｓ ｉ。
ｉ膜１３をエツチングすることによってＷ Ｓ ｉ。
膜１４よりも幅の広い多結晶Ｓｉ膜１３を残し、露出し
た多結晶Ｓｉ膜１３の端面を酸化する。なお、多結晶Ｓ
ｉ膜１３のエツチング時にＷ Ｓ ｉ、膜１４も同時に
エツチングされるのを防止するためにも、５ｉＯｚ膜１
５があった方がよい。
た多結晶Ｓｉ膜１３の端面を酸化する。なお、多結晶Ｓ
ｉ膜１３のエツチング時にＷ Ｓ ｉ、膜１４も同時に
エツチングされるのを防止するためにも、５ｉＯｚ膜１
５があった方がよい。
そして、５ｉＯｚ膜１５．１７やＷ Ｓ ｉえ膜１４等
をマスクにして、Ａｓ″ １８を５Ｘ１０”ロー２程度
の濃度にＳｉ基板１１中へイオン注入する。
をマスクにして、Ａｓ″ １８を５Ｘ１０”ロー２程度
の濃度にＳｉ基板１１中へイオン注入する。
次に、アニールを行うと、第１Ｃ図に示す様に、Ｐｏ
１６のみが注入された部分がＮ−９５域２１となり、Ｐ
ｏ １６と＾ｓ１１８との双方が注入された部分がＮ″
領域２１となる。
１６のみが注入された部分がＮ−９５域２１となり、Ｐ
ｏ １６と＾ｓ１１８との双方が注入された部分がＮ″
領域２１となる。
以上の様にして製造した第１実施例では、多結晶Ｓｉ膜
１３とＷ Ｓ ＋、膜１４とがオーミック接触しており
、多結晶Ｓｉ膜１３とＷ Ｓ ｉ、膜１４とのポリサイ
ド構造がゲート電極となっている。従って、多結晶５４
膜のみでゲート電極が構成されている上述のＧＯＬＤ構
造に比べて、ゲート電極の電気抵抗が低い。
１３とＷ Ｓ ＋、膜１４とがオーミック接触しており
、多結晶Ｓｉ膜１３とＷ Ｓ ｉ、膜１４とのポリサイ
ド構造がゲート電極となっている。従って、多結晶５４
膜のみでゲート電極が構成されている上述のＧＯＬＤ構
造に比べて、ゲート電極の電気抵抗が低い。
そしてこの第１実施例でも、ゲート電極を構成している
多結晶Ｓｉ膜１３とＮ−％ｉ域２１とが重畳しているの
で、ホットエレクトロンがＳｉＯ２膜１７中のトラップ
に捕獲されてＬＤＤ構造特有の劣化現象を招くという問
題点を解消できる点では、ＧＯＬＤＦＪｉ造と同じであ
る。
多結晶Ｓｉ膜１３とＮ−％ｉ域２１とが重畳しているの
で、ホットエレクトロンがＳｉＯ２膜１７中のトラップ
に捕獲されてＬＤＤ構造特有の劣化現象を招くという問
題点を解消できる点では、ＧＯＬＤＦＪｉ造と同じであ
る。
しかも、上述の製造工程の説明からも明らかな様に、Ｓ
ｉｎｇ膜１５及びＷ Ｓ ｉ ！膜１４のバターニング
以外は総て自己整合的に行うことができるので、製造が
容易である。
ｉｎｇ膜１５及びＷ Ｓ ｉ ！膜１４のバターニング
以外は総て自己整合的に行うことができるので、製造が
容易である。
なお、第１Ａ図の工程から明らかな様に、Ｗ Ｓ ｉ２
膜１４と多結晶５ｉｌｌ１３とではエツチング選択比が
大きければよいので、この条件を満たしていれば、他の
導電膜や更には絶縁膜をＷＳｉ、 ）ＩＩ １４の代り
に使用することができる。
膜１４と多結晶５ｉｌｌ１３とではエツチング選択比が
大きければよいので、この条件を満たしていれば、他の
導電膜や更には絶縁膜をＷＳｉ、 ）ＩＩ １４の代り
に使用することができる。
また逆に、多結晶Ｓｉ膜１３とは異なる材料から成る膜
であれば、エツチングガス等のエツチング条件を適当に
選択することによって、この膜と多結晶Ｓｉ膜１３との
エツチング選択比を大きくすることができる。
であれば、エツチングガス等のエツチング条件を適当に
選択することによって、この膜と多結晶Ｓｉ膜１３との
エツチング選択比を大きくすることができる。
第２図は、第２実施例の製造工程を示している。
この製造工程でも、第１Ａ図の工程までは上述の第１実
施例の場合と同様に行う。
施例の場合と同様に行う。
次に、第２Ａ図に示す様に、２０００人程度０厚さの多
結晶Ｓｉ膜２３をＣＶＤによって堆積させ、この多結晶
Ｓｉ膜２３と多結晶Ｓｉ膜１３とをエッチバンクするこ
とによって、ＷＳｉ、 ｌＩ！１４及び５ｉ０１膜１５
の側壁としての多結晶Ｓｉ膜２３と、ＷＳｉｘ膜１４よ
りも幅の広い多結晶Ｓｉ膜１３とを残す。
結晶Ｓｉ膜２３をＣＶＤによって堆積させ、この多結晶
Ｓｉ膜２３と多結晶Ｓｉ膜１３とをエッチバンクするこ
とによって、ＷＳｉ、 ｌＩ！１４及び５ｉ０１膜１５
の側壁としての多結晶Ｓｉ膜２３と、ＷＳｉｘ膜１４よ
りも幅の広い多結晶Ｓｉ膜１３とを残す。
そして、多結晶Ｓｉ膜１３．２３の表面を酸化しテＳｉ
Ｏ２膜２４を形成し、更に、５ｉＯｚ膜１５．２４やＷ
Ｓ ｉ 、膜１４や多結晶Ｓｉ膜２３等をマスクにし
て、Ａｓ’１８を５ Ｘ １０ Ｉｓｃｍ−”程度ノ濃
度ニＳ ｉ基板１１中へイオン注入する。
Ｏ２膜２４を形成し、更に、５ｉＯｚ膜１５．２４やＷ
Ｓ ｉ 、膜１４や多結晶Ｓｉ膜２３等をマスクにし
て、Ａｓ’１８を５ Ｘ １０ Ｉｓｃｍ−”程度ノ濃
度ニＳ ｉ基板１１中へイオン注入する。
次に、アニールを行うと、第２Ｂ図に示す様な第２実施
例が製造される。
例が製造される。
以上の様にして製造した第２実施例では、第１実施例の
ＳｉＯ□膜１７膜化７に多結晶Ｓｉ膜２３が形成されて
おり、この多結晶Ｓｉ膜２３もゲート電極を構成してい
るので、ゲート電極の電気抵抗が第１実施例よりも更に
低い。
ＳｉＯ□膜１７膜化７に多結晶Ｓｉ膜２３が形成されて
おり、この多結晶Ｓｉ膜２３もゲート電極を構成してい
るので、ゲート電極の電気抵抗が第１実施例よりも更に
低い。
・−−−−−−・−−−−−−一・−・ＷＳＳ脱膜・−
・・−−−−−−−−−Ｎ−領域・−・・−・−Ｎ′領
領 域発明の効果〕 本発明によるＭＩＳ型半導体装置では、第１の膜に対す
る第２の膜の選択的バターニングが容易であるので、製
造が容易である。
・・−−−−−−−−−Ｎ−領域・−・・−・−Ｎ′領
領 域発明の効果〕 本発明によるＭＩＳ型半導体装置では、第１の膜に対す
る第２の膜の選択的バターニングが容易であるので、製
造が容易である。
しかも、ゲート電極の電気抵抗を低減させることができ
るので、高性能を得ることができる。
るので、高性能を得ることができる。
第１図及び第２図は本発明の夫々第１及び第２実施例の
製造工程を順次に示す側断面図である。 なお図面に用いた符号において、
製造工程を順次に示す側断面図である。 なお図面に用いた符号において、
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に形成されているゲート絶縁膜と、 このゲート絶縁膜上に形成されている導電性の第１の膜
と、 この第１の膜よりも幅が狭くなる様にこの第１の膜上に
形成されており且つこの第１の膜とは異なる材料から成
っている第２の膜と、 前記第１の膜の端縁と前記第２の膜の端縁との間に対応
する前記半１体基板内に形成されており不純物濃度が相
対的に低い第１の不純物領域と、前記第１の膜の前記端
縁の外側に対応する前記半導体基板内に形成されており
不純物濃度が相対的に高い第２の不純物領域とを夫々具
備し、少なくとも前記第１の膜がゲート電極となってい
るＭＩＳ型半導体装置。 ２、前記第２の膜が導電性を有すると共に前記第１の膜
とオーミック接触しており、これら第１及び第２の膜が
ゲート電極となっている請求項１記載のＭＩＳ型半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14766889A JPH0311743A (ja) | 1989-06-09 | 1989-06-09 | Ｍｉｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14766889A JPH0311743A (ja) | 1989-06-09 | 1989-06-09 | Ｍｉｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0311743A true JPH0311743A (ja) | 1991-01-21 |
Family
ID=15435572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14766889A Pending JPH0311743A (ja) | 1989-06-09 | 1989-06-09 | Ｍｉｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0311743A (ja) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62118563A (ja) * | 1985-11-19 | 1987-05-29 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS62122273A (ja) * | 1985-11-22 | 1987-06-03 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS6316672A (ja) * | 1986-07-09 | 1988-01-23 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPS63271971A (ja) * | 1987-04-28 | 1988-11-09 | Matsushita Electric Ind Co Ltd | Ｍｏｓ型半導体装置およびその製造方法 |
| JPH02174235A (ja) * | 1988-12-27 | 1990-07-05 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPH02180027A (ja) * | 1988-12-29 | 1990-07-12 | Nec Corp | Ｍｏｓ型半導体装置 |
-
1989
- 1989-06-09 JP JP14766889A patent/JPH0311743A/ja active Pending
Patent Citations (6)
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|---|---|---|---|---|
| JPS62118563A (ja) * | 1985-11-19 | 1987-05-29 | Fujitsu Ltd | 半導体装置の製造方法 |
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