JPH04741A - 半導体集積回路装置とそのレイアウト方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置とそのレイアウト方式
に関し、特にビルディング・ブロック方式により構成さ
れる半導体集積回路装置とそのレイアウト設計方式に利
用して有効な技術に関するものである。

〔従来の技術〕

従来の自動レイアウト設計によるレイアウトモデルを第
７図に示す。この方式は、ビルディング・ブロック方式
と呼ばれ、階層的にチップを構成するもので、機能単位
毎にブロックを構成し、このブロックを並べてブロック
間を接続する。このレイアウト方式では、ブロックの内
部のレイアウトではブロック相互の配置に関係無く、ブ
ロック内部から外に出る信号の接続点（外部端子と称す
る）が決められる。このため、ブロック間を接続する配
線はブロック間に隙間（チャンネル）を設けて配線する
。

このようなビルディング・ブロック方式に関しては、例
えば儒学技報、Ｖｏｌ、８６、Ｎ１３２８　ｐｐ５９〜
６６、ｒアナログカスタムＬＳＩ　レイアウトＣＡＤ　
Ｊがある。

〔発明が解決しようとする課題〕

従来のビルディング・ブロック方式のレイアウトにおい
ては、ブロック間を接続する配線がブロック間に設けら
れた配線領域に形成される。第８図には、半導体集積回
路装置の素子密度と素子数との関係が示されている。第
８図においては、プロセスの微細化に伴う素子サイズと
配線幅の縮小を規格化して同じ尺度で表している。通常
、素子数が多くなるに従い、ブロック数及び配線数が多
くなり、配線領域の比率が高くなる。このため、同図に
示すように、素子数の増大に従い素子密度が低下してし
まうという問題がある。このことは自動レイアウトだけ
ではなく、人手によるレイアウトにおいても同様である
。

この発明の目的は、素子密度を高くできる半導体集積回
路装置とそのアイレウト方式を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、階層的に並べられたブロック間を接続する配
線をブロックの辺上で可能な限り直接接続する構成及び
方式とする。

〔作　用〕

上記した手段によれば、ブロック間を接続す、配線領域
を必要最小に構成できるから、その分素子密度を高くす
ることができる。

〔実施例〕

第１図には、この発明に係る自動レイアウト方式により
形成される半導体集積回路装置の一実施例のレイアウト
図が示されている。

同図（ａ）には、チップ全体のレイアウト図が示され、
同図（ｂ）には１つのブロックのレイアウト図が示され
、同図（ｃ）には上記ブロックを構成する回路素子の代
表例としてのトランジスタと抵抗のパターン図が示され
ている。

この実施例における自動レイアウト方式は、以下の基本
的な考え方に従って行われる。

■プロ、り間の配線領域は原則として設けないでブロッ
クを配置する。

■ブロン２間配線は隣合って接するブロックの辺の上で
接続する。また、ブロック間が離れているときにはブロ
ック間におけるチャンネルの長手方向と交差するよう最
短距離の配線で接続する。

■接続するブロック間に別のブロックが存在するときに
は、その間に挟まれたブロックに通過配線を形成してそ
れに接続される複数のダミ一端子を設け、それぞれのダ
ミ一端子に上記それぞれのブロックの端子を辺の上で接
続する。

■ブロック内部のレイアウトに当たっては、ブロックの
外部端子までの距離が短くなるように素子の配置を行う
。

このことを、第２図ないし第８図を用いて具体的に説明
する。

第２図には、ブロック内部の一実施例のレイアウト図が
示され、第３図には、上記のようなブロックを２つ並べ
て配置した場合の一実施例のレイアウト図が示されてい
る。

第３図において、隣接する２つのブロック間を接続する
配線は、従来のような配線チャンネルを設けることなく
、直接２つのブロックの対応する辺がはり重なり合うよ
うにレイアウトし、その重なり合う辺の上の小さな黒丸
で示したように接続する。すなわち、隣接ブロックへ接
続するネットはブロック辺上の小さい黒丸で示した外部
端子まで配線を引き出す。隣接するブロック内の上記ネ
ットに接続する配線も外部端子の位置に合わせて配線を
引き出す。そして、隣接するブロックの辺を重合わせる
ことにより、同一ネットの配線は自動的に接続される。

このことは、上記のと■の原則に従った列である。

第４図には、離れたブロック間を接続する場合の一実施
例のレイアラＮＥＩが示されている。

この実施例のように２つのブロック間に別のブロックが
存在するときには、２つのブロックに間に挟まれたブロ
ックに通過配線を設ける。このため、このブロックには
、内部を通過する配線に接続される一対からなるダミー
の外部端子が設けられる。このため、このように２つの
ブロックに挟まれたブロックには通過配線として内部の
回路素子には接続されない、配線のみのデータが作成さ
れる。そして、このダミーの外部端子を用い、上記のよ
うに直接２つのブロックの対応する辺がはり重なり合う
ようにレイアウトし、その重なり合う辺の上の小さな黒
丸で示したように接続する。

このような構成ないしレイアウト方式を採ることにより
、２つのブロック間に別の回路ブロックが存在しても接
続することができる。上記ブロック内の通過配線は、特
に制限されないが、同図に示すように格別な配線領域を
設けるのではなく、素子形成領域の上を適当に通過する
よう形成される。

これにより、通過する内部配線のためにブロック自体の
大きさが大きくされることが防止できる。

このことは、上記■の原則に利用した例である。

なお、２つのブロックに挟まれたブロックが２つ以上あ
る場合には、それぞれに通過配線とダミーの外部端子が
設けられる。このため、隣接するダミーの外部端子を同
士がそのブロックの辺の上で接続される場合も生じる。

第５図コこは、ブロック間に隙間がある場合の一実施例
のレイアウト図が示されている。この実施例では、隣接
するブロックが接していないので、ブロック間の配線は
自動的には接続されず、ブロック間の配線により接続す
ることになる。この場合、接続されるべき外部端子がブ
ロック間の隙間を挟んで対向しているためは、隙間（チ
ャンネル）の長平方向とは直交する最短長さの配線によ
り接続する。そして、同図の上側のブロック間配線のよ
うに、両外部端子の位置関係が上下にずれた場合、折れ
曲がりを持つ回線を用いて接続することにより、配線領
域（ブロックの隙間）を特に広げる必要がない。これは
、上記■の原則に従った例である。

第６図には、上記のような基本４通りの原則に従い、１
つのリニア集積回路を構成した場合の一実施例のレイア
ウト図が示されている。

同図の全体から理解されるように、ブロック間には原則
としてブロック間を接続するための配線を形成する隙間
（チャンネル）が設けられない。

また、上記のような接続されるべき２つのブロックにお
ける外部端子の位置的な上下又は左右のずれにより、ブ
ロック間に隙間を設ける場合でも、上記折れ曲がり回線
を配置するに最低必要な隙間にされるものである。これ
により、従来のようにブロック間に画一的に配線チャン
ネルと称する隙間を設ける場合に比べて、同一素子サイ
ズで同一＠能を持つ場合において、半導体集積回路装置
のチップサイズを小さくすることができる。言い換える
ならば、上記のような画一的な配線領域が形成されない
分だけ素子密度を高くすることができる。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 Ｔｌ１階層的に並べられて構成されるブロック間の接続
を、可能な限りブロックの辺上で直接接続すること、又
は上記のようなブロックのレイアウト方式を採ることに
より、ブロック間に設けられる配線チャンネルを省略な
いし削減できるがらチップサイズの小型化が可能になる
という効果が得られる。

（２）接続されるべきブロック間に挟よれたブロックに
おいてブロックを通過する配線を設けるとともにその両
端に一対からなるダミーの外部端子を割り当て、上記そ
れぞれダミーの外部端子に上記接続されるべきブロック
の外部端子が接続されるようにすることにより、ブロッ
クが隣接しないときでも特別な配線領域を設ける必要が
ないからチップサイズの小型化が可能になるという効果
が得られる。

（３）上記（１）及び（２）により、１つの半導体ウェ
ハから形成される半導体チップの数が多くなるから量産
性の向上が図られるという効果が得られる。

以上本発明者によりなされた発明を実施例に基づき具体
的に説明したが、本願発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、機能的なプロ・
ツクを構成する素子しよ、上記ノようなバイポーラ型ト
ランジスタや抵抗素子の他、ＭＯＳＦＥＴ　（絶縁ゲー
ト型電界効果トランジスタ）であってもよい。すな２″
）チ、この発明は、バイポーラ型トランジスタを用いグ
こリニア［Ｃの他、バイポーラ型トランジスタを用いた
ディジタルＩＣや、Ｍ　ＯＳ型ＬＳＩにも同様に通用で
きるものである。あるいは、ＭＯＳ　Ｆ　ＥＴと）１イ
ボーラ型トランジスタとの組み合わせから構成されても
よい。

この発明は、半導体集積回路装置とそのレイアウト方式
に広く利用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、階層的に並べられて構成されるブロック間
の接続を、可能な限りブロックの辺上で直接接続するこ
と、又は上記のようなブロックのレイアウト方式を採る
ことにより、ブロック間に設けられる配線チャンネルを
省略ないし削減できるかろチップサイズの小型化が可能
になるつ

【図面の簡単な説明】

第１図は、この発明に係る自動レイアウト方式により形
成される半導体集積回路装置の一実施例のレイアウト図
、 第２図は、そのブロック内の一実施例を示すレイアウト
図、 第３図は、隣接ブロック間の接続の一実施例を示すレイ
アウト図、 第４図は、離れたブロック間の接続の一実施例を示すレ
イアウト図、 第５図は、ブロック間に隙間がある場合の接続の一実施
例を示すレイアウト図、 第６図は、この発明が適用された半導体集積回路装置の
一実施例を示す全体のレイアウト図、第７図は、従来の
半導体集積回路装置の一例を示すレイアウト図、 第８図は、半導体集積回路装置の素子密度と素子数を説
明するための相関図である。

Claims (1)

1. 【特許請求の範囲】 １、階層的にブロックが並べられて構成され、ブロック
   間を接続する配線がブロックの辺上で可能な限り直接接
   続されてなることを特徴とする半導体集積回路装置。 ２、階層的にブロックを並べて１つの半導体集積回路を
   構成するとき、ブロック間を接続する配線をブロックの
   辺上で可能な限り直結するよう各ブロックのレイアウト
   を行うことを特徴とする半導体集積回路装置のレイアウ
   ト方式。 ３、接続されるべきブロック間に挟まれたブロックにお
   いてブロックを通過する配線を設けるとともにその端点
   に複数のダミーの外部端子を割り当て、上記それぞれダ
   ミーの外部端子に上記接続されるべきブロックの外部端
   子が接続されるものであることを特徴とする特許請求の
   範囲第１又は第２項記載の半導体集積回路装置とそのレ
   イアウト方式。