JPH03123221A - ソースカップルドｆｅｔロジック形出力回路 - Google Patents
ソースカップルドｆｅｔロジック形出力回路Info
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- JPH03123221A JPH03123221A JP1261574A JP26157489A JPH03123221A JP H03123221 A JPH03123221 A JP H03123221A JP 1261574 A JP1261574 A JP 1261574A JP 26157489 A JP26157489 A JP 26157489A JP H03123221 A JPH03123221 A JP H03123221A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
この発明は電解効果トランジスタ（ＦＥＴ）を使用した
出力回路に関し、特にソースカップルドＦＥＴロジック
形出力回路に関する。
出力回路に関し、特にソースカップルドＦＥＴロジック
形出力回路に関する。
（従来の技術）
従来より使用されているソースカップルドＦＥＴロジッ
ク（以下５ＣＦＬと記す）形の出力回路を第４図に示す
。同図に於いて、レベルシフト素子ＬＳＩの一方の極が
正電圧電源ＶＤＤに接続されると共に、他方が負荷素子
ＬＤ及び電解効果トランジスタ（ＦＥＴ）Ｑｌのドレイ
ン電極に接続されている。また、上記負荷素子ＬＤの他
端はＦＥＴＱ２のドレイン及び、ドレインが上記正電圧
電源ＶＤＤに接続されたＦＥＴＱ３のゲート電極に接続
される。そして、上記ＦＥＴＱＩ及びＱ２のゲート電極
をそれぞれ入力端子ＩＮ及びＩＮとし、ソース電極は互
いに結合して定電流源ＣＣＩを介して接地される。また
、上記ＦＥＴＱ３のソース電極は、出力端子ＯＵＴ、！
−なると共に、抵抗Ｒを介して、更には容量性負荷ＣＬ
を介して接地される。
ク（以下５ＣＦＬと記す）形の出力回路を第４図に示す
。同図に於いて、レベルシフト素子ＬＳＩの一方の極が
正電圧電源ＶＤＤに接続されると共に、他方が負荷素子
ＬＤ及び電解効果トランジスタ（ＦＥＴ）Ｑｌのドレイ
ン電極に接続されている。また、上記負荷素子ＬＤの他
端はＦＥＴＱ２のドレイン及び、ドレインが上記正電圧
電源ＶＤＤに接続されたＦＥＴＱ３のゲート電極に接続
される。そして、上記ＦＥＴＱＩ及びＱ２のゲート電極
をそれぞれ入力端子ＩＮ及びＩＮとし、ソース電極は互
いに結合して定電流源ＣＣＩを介して接地される。また
、上記ＦＥＴＱ３のソース電極は、出力端子ＯＵＴ、！
−なると共に、抵抗Ｒを介して、更には容量性負荷ＣＬ
を介して接地される。
そして、このように構成された５ＣＦＬ形の出力回路に
於いて、入力端子ＩＮ及び１瓦に、相補形の信号を入力
する。入力端子ＩＮがハイレベル、入力端子ＩＮがロー
レベルになったとき、ＦＥＴＱｌがオン状態に、ＦＥＴ
Ｑ２がオフ状態になり、ＦＥＴＱ３のゲート電極の電位
ＶＧ’、が減少してオフ状態になる。これによって、容
量性負荷ＣＬに蓄積された電荷は、抵抗Ｒを通じて放電
され、出力端子ＯＵＴがローレベルになる。
於いて、入力端子ＩＮ及び１瓦に、相補形の信号を入力
する。入力端子ＩＮがハイレベル、入力端子ＩＮがロー
レベルになったとき、ＦＥＴＱｌがオン状態に、ＦＥＴ
Ｑ２がオフ状態になり、ＦＥＴＱ３のゲート電極の電位
ＶＧ’、が減少してオフ状態になる。これによって、容
量性負荷ＣＬに蓄積された電荷は、抵抗Ｒを通じて放電
され、出力端子ＯＵＴがローレベルになる。
（発明が解決しようとする課題）
ところで、上述したような構成の５ＣＦＬ形の出力回路
を、高速集積回路に使用するには、容量性負荷ＣＬの充
放電を短時間で行わなければならない。しかしながら、
一般に容量性負荷ＣＬは、その回路内部に使用されてい
るＦＥＴのゲート容量と比較して極めて大きいものであ
る。これは、上記容量性負荷Ｃｔの放電に多大な時間を
要するということを意味している。そのため、抵抗Ｒを
小さくして放電に要する時間を短縮する必要がある。し
かし、この抵抗Ｒ１を小さくすると、容量性負荷ＣＬを
充電する際に、必要以上の電流が流れることになり、従
って消費電力が大きくなるという問題が生じるものであ
った。
を、高速集積回路に使用するには、容量性負荷ＣＬの充
放電を短時間で行わなければならない。しかしながら、
一般に容量性負荷ＣＬは、その回路内部に使用されてい
るＦＥＴのゲート容量と比較して極めて大きいものであ
る。これは、上記容量性負荷Ｃｔの放電に多大な時間を
要するということを意味している。そのため、抵抗Ｒを
小さくして放電に要する時間を短縮する必要がある。し
かし、この抵抗Ｒ１を小さくすると、容量性負荷ＣＬを
充電する際に、必要以上の電流が流れることになり、従
って消費電力が大きくなるという問題が生じるものであ
った。
この発明は上記のような点に鑑みてなされたもので、高
速で動作すると共に低消費電力を実現することのできる
ソースカップルドＦＥＴロジック形出力回路を提供する
ことを目的とする。
速で動作すると共に低消費電力を実現することのできる
ソースカップルドＦＥＴロジック形出力回路を提供する
ことを目的とする。
［発明の構成］
（課題を解決するための手段）
すなわちこの発明は、一端が正電圧電源に接続された第
１及び第２の負荷素子と、電流通路の一端がそれぞれ第
１及び第２の負荷素子に接続され、上記電流通路の他端
が互いに接続され、各々の制御電極が相補形の信号が入
力されるべく第１及び第２の入力端子に接続された第１
及び第２の電解効果トランジスタと、この第１及び第２
の電解効果トランジスタの電流通路の他端と基準電位間
に接続された第１の定電流源と、その電流通路の一端が
上記正電圧電源に、制御電極が上記第１の電解効果トラ
ンジスタの電流通路の一端に接続された第３の電解効果
トランジスタと、この第３の電解効果トランジスタの電
流通路の他端にその一端が接続された第１のレベルシフ
ト素子と、この第１のレベルシフト素子の他端と上記基
準電位間に接続された第２の定電流源と、その電流通路
の一端が上記正電圧電源に、制御電極が上記第２の電解
効果トランジスタの電流通路の一端に接続された第４の
電解効果トランジスタと、この第４の電解効果トランジ
スタの電流通路の他端にその一端が接続された第２のレ
ベルシフト素子と、この第２のレベルシフト素子の他端
と上記基準電位間に接続された第３の定電流源と、その
電流通路の一端が上記正電圧電源に、上記電流通路の他
端が出力端子に、制御電極が上記第２のレベルシフト素
子の他端に接続された第５の電解効果トランジスタと、
その電流通路の一端が上記第５の電解効果トランジスタ
の電流通路の他端に、上記電流通路の他端が上記基準電
位に、制御電極が上記第１のレベルシフト素子の他端に
接続された第６の電解効果トランジスタとを具備するこ
とを更に具備する。
１及び第２の負荷素子と、電流通路の一端がそれぞれ第
１及び第２の負荷素子に接続され、上記電流通路の他端
が互いに接続され、各々の制御電極が相補形の信号が入
力されるべく第１及び第２の入力端子に接続された第１
及び第２の電解効果トランジスタと、この第１及び第２
の電解効果トランジスタの電流通路の他端と基準電位間
に接続された第１の定電流源と、その電流通路の一端が
上記正電圧電源に、制御電極が上記第１の電解効果トラ
ンジスタの電流通路の一端に接続された第３の電解効果
トランジスタと、この第３の電解効果トランジスタの電
流通路の他端にその一端が接続された第１のレベルシフ
ト素子と、この第１のレベルシフト素子の他端と上記基
準電位間に接続された第２の定電流源と、その電流通路
の一端が上記正電圧電源に、制御電極が上記第２の電解
効果トランジスタの電流通路の一端に接続された第４の
電解効果トランジスタと、この第４の電解効果トランジ
スタの電流通路の他端にその一端が接続された第２のレ
ベルシフト素子と、この第２のレベルシフト素子の他端
と上記基準電位間に接続された第３の定電流源と、その
電流通路の一端が上記正電圧電源に、上記電流通路の他
端が出力端子に、制御電極が上記第２のレベルシフト素
子の他端に接続された第５の電解効果トランジスタと、
その電流通路の一端が上記第５の電解効果トランジスタ
の電流通路の他端に、上記電流通路の他端が上記基準電
位に、制御電極が上記第１のレベルシフト素子の他端に
接続された第６の電解効果トランジスタとを具備するこ
とを更に具備する。
（作 用）
この発明によるソースカップルドＦＥＴロジック形出力
回路は、一対の電解効果トランジスタで構成する差動増
幅部に、外部より信号を入力することにより、そのソー
スホロア部を駆動する。
回路は、一対の電解効果トランジスタで構成する差動増
幅部に、外部より信号を入力することにより、そのソー
スホロア部を駆動する。
そして、このソースホロア部から信号を相補形で取出し
、この信号をプッシュプル動作を行う一対の電解効果ト
ランジスタのゲート電極に入力する。
、この信号をプッシュプル動作を行う一対の電解効果ト
ランジスタのゲート電極に入力する。
すると、プッシュプル動作によって、容量性負荷の充放
電が短時間で行われる。
電が短時間で行われる。
（実施例）
以下図面を参照して、この発明の詳細な説明する。尚、
同実施例に於いて、前述の従来例と同じ部分には同一の
参照番号を付して、その説明を省略する。
同実施例に於いて、前述の従来例と同じ部分には同一の
参照番号を付して、その説明を省略する。
第１図はこの発明に従った第１の実施例に係る５ＣＦＬ
形出力回路の回路構成図を示したものである。同図に於
いて、レベルシフト素子ＬＳＩの一方の極が正電圧電１
ＩｆｊＶｏｏに接続されると共に、他方が負荷素子ＬＤ
１及びＬＤ２に接続されている。そして、これらの負荷
素子Ｌ１及びＬＤ２には、それぞれ電解効果トランジス
タ（ＦＥＴ）Ｑｌ及びＱ２のドレイン電極が接続されて
いる。
形出力回路の回路構成図を示したものである。同図に於
いて、レベルシフト素子ＬＳＩの一方の極が正電圧電１
ＩｆｊＶｏｏに接続されると共に、他方が負荷素子ＬＤ
１及びＬＤ２に接続されている。そして、これらの負荷
素子Ｌ１及びＬＤ２には、それぞれ電解効果トランジス
タ（ＦＥＴ）Ｑｌ及びＱ２のドレイン電極が接続されて
いる。
また、これらＦＥＴＱＩ及びＱ２のドレイン電極には、
それぞれのドレイン電極が上記正電圧電源ｖＤＤに接続
されたＦＥＴＱ３及びＱ４のゲート電極が接続されてい
る。そして、上記ＦＥＴＱＩ及びＱ２は、各々のゲート
電極を入力端子ＩＮ及びＩＮとし、ソース電極を互いに
結合して定電流源ＣＣ１を介して接地する。
それぞれのドレイン電極が上記正電圧電源ｖＤＤに接続
されたＦＥＴＱ３及びＱ４のゲート電極が接続されてい
る。そして、上記ＦＥＴＱＩ及びＱ２は、各々のゲート
電極を入力端子ＩＮ及びＩＮとし、ソース電極を互いに
結合して定電流源ＣＣ１を介して接地する。
また、上記ＦＥＴＱ３のソース電極は、直列接続すれた
レベルシフト素子ＬＳ２、ＬＳ３を介し、更に定電流源
ＣＣ２を経て接地される。同様に、ＦＥＴＱ４のソース
電極は、レベルシフト素子ＬＳ４、定電流源ＣＣ３を介
して接地される。加えて、レベルシフト素子ＬＳ４と定
電流源ＣＣ３の接続点には、ドレイン電極が上記正電圧
電源ｖＤＤに接続されたＦＥＴＱ５のゲート電極が接続
され、レベルシフト素子ＬＳ３と定電流源ＣＣ２の接続
点には、ドレイン電極が上記ＦＥＴＱ５のソース電極と
接続したＦＥＴＱ６のゲート電極が接続されている。そ
して、ＦＥＴＱ６のソース電極は、レベルシフト素子Ｌ
Ｓ５を介して接地される。更ニ、出力端子ＯＵＴは、Ｆ
ＥＴＱ５とＱ６との間に接続されるもので、容量性負荷
Ｃ０を介して接地されている。
レベルシフト素子ＬＳ２、ＬＳ３を介し、更に定電流源
ＣＣ２を経て接地される。同様に、ＦＥＴＱ４のソース
電極は、レベルシフト素子ＬＳ４、定電流源ＣＣ３を介
して接地される。加えて、レベルシフト素子ＬＳ４と定
電流源ＣＣ３の接続点には、ドレイン電極が上記正電圧
電源ｖＤＤに接続されたＦＥＴＱ５のゲート電極が接続
され、レベルシフト素子ＬＳ３と定電流源ＣＣ２の接続
点には、ドレイン電極が上記ＦＥＴＱ５のソース電極と
接続したＦＥＴＱ６のゲート電極が接続されている。そ
して、ＦＥＴＱ６のソース電極は、レベルシフト素子Ｌ
Ｓ５を介して接地される。更ニ、出力端子ＯＵＴは、Ｆ
ＥＴＱ５とＱ６との間に接続されるもので、容量性負荷
Ｃ０を介して接地されている。
次に、このように構成された出力回路の動作について説
明する。同図に於いて、入力端子ＩＮ及びＩＮに相補形
の信号が入力される。この場合、入力端子ＩＮがハイレ
ベル、入力端子ＩＮがローレベルになると、ＦＥＴＱｌ
がオン状態になり、ＦＥＴＱ２がオフ状態になる。した
がって、ＦＥＴＱ３のゲート電極がローレベルになり、
モしてＦＥＴＱ４のゲート電極がハイレベルになる。
明する。同図に於いて、入力端子ＩＮ及びＩＮに相補形
の信号が入力される。この場合、入力端子ＩＮがハイレ
ベル、入力端子ＩＮがローレベルになると、ＦＥＴＱｌ
がオン状態になり、ＦＥＴＱ２がオフ状態になる。した
がって、ＦＥＴＱ３のゲート電極がローレベルになり、
モしてＦＥＴＱ４のゲート電極がハイレベルになる。
すると、レベルシフト素子ＬＳ４を介してＦＥＴＱ４に
より制御されるＦＥＴＱ５のゲート電極は、ハイレベル
になる。一方、レベルシフト素子ＬＳ２、ＬＳ３を介し
てＦＥＴＱ３により制御されるＦＥＴＱ６のゲート電極
は、ローレベルになる。これによって、ＦＥＴＱ５がオ
ン状態に、モしてＦＥＴＱ６がオフ状態になって、ＦＥ
ＴＱ５に電流が流れる。すると、このＦＥＴＱ５からの
電流により、容量性負荷ＣＬが充電される。これによっ
て、出力端子ＯＵＴにはハイレベルの信号出力が現れる
。
より制御されるＦＥＴＱ５のゲート電極は、ハイレベル
になる。一方、レベルシフト素子ＬＳ２、ＬＳ３を介し
てＦＥＴＱ３により制御されるＦＥＴＱ６のゲート電極
は、ローレベルになる。これによって、ＦＥＴＱ５がオ
ン状態に、モしてＦＥＴＱ６がオフ状態になって、ＦＥ
ＴＱ５に電流が流れる。すると、このＦＥＴＱ５からの
電流により、容量性負荷ＣＬが充電される。これによっ
て、出力端子ＯＵＴにはハイレベルの信号出力が現れる
。
これに対し、入力端子ＩＮがローレベル、入力端子ＩＮ
がハイレベルになると、ＦＥＴＱＩがオフ状態になり、
ＦＥＴＱ２がオン状態になる。故に、ＦＥＴＱ３のゲー
ト電極がハイレベルに、そしてＦＥＴＱ４のゲート電極
がローレベルになる。
がハイレベルになると、ＦＥＴＱＩがオフ状態になり、
ＦＥＴＱ２がオン状態になる。故に、ＦＥＴＱ３のゲー
ト電極がハイレベルに、そしてＦＥＴＱ４のゲート電極
がローレベルになる。
すると、ＦＥＴＱ５のゲート電極がローレベルになって
ＦＥＴＱ６のゲート電極がハイレベルになる。したがっ
て、Ｆ ＥＴＱ ５がオフ状態に、ＦＥＴＱ６がオン状
態になる。このため、容量性負荷ＣＬに蓄積されていた
電荷は、ＦＥＴＱ６、レベルシフト素子ＬＳ５を通じて
放電される。したがって、出力端子ＯＵＴにはローレベ
ルの信号出力が現れるようになる。
ＦＥＴＱ６のゲート電極がハイレベルになる。したがっ
て、Ｆ ＥＴＱ ５がオフ状態に、ＦＥＴＱ６がオン状
態になる。このため、容量性負荷ＣＬに蓄積されていた
電荷は、ＦＥＴＱ６、レベルシフト素子ＬＳ５を通じて
放電される。したがって、出力端子ＯＵＴにはローレベ
ルの信号出力が現れるようになる。
この場合、レベルシフト素子ＬＳ３は、ＦＥＴＱ５のゲ
ート電極とソース電極間の電圧Ｖ ａｓｓ、及びＦＥＴ
Ｑ６のドレイン電極とソース電極間の電圧Ｖ ＤＧ６を
確保するために必要なものである。
ート電極とソース電極間の電圧Ｖ ａｓｓ、及びＦＥＴ
Ｑ６のドレイン電極とソース電極間の電圧Ｖ ＤＧ６を
確保するために必要なものである。
また、レベルシフト素子ＬＳ４は、ＦＥＴＱ６のゲート
電極とソース電極間の電圧ＶＧＳ６を、ショットキーダ
イオードの順方向電圧より小さくして、ゲート電極から
電流が流れ込まないようにするために設けられたもので
ある。このため、回路構成によっては不要なものとなる
。
電極とソース電極間の電圧ＶＧＳ６を、ショットキーダ
イオードの順方向電圧より小さくして、ゲート電極から
電流が流れ込まないようにするために設けられたもので
ある。このため、回路構成によっては不要なものとなる
。
更に、レベルシフト素子ＬＳＩは、ＦＥＴの閾値電圧の
定め方によって、不要とすることもできる。また、レベ
ルシフト素子ＬＳ２及びＬＳ３は、その出力レベルの要
求に応じて、その個数を設定する必要があるものである
。
定め方によって、不要とすることもできる。また、レベ
ルシフト素子ＬＳ２及びＬＳ３は、その出力レベルの要
求に応じて、その個数を設定する必要があるものである
。
このように、上述した出力回路では、容量性負荷ＣＬを
充電するときには、ＦＥＴＱ５が能動素子として動作し
、放電するときにはＦＥＴＱ６が能動素子として動作す
る。したがって、ＦＥＴＱ５に流れる電流と、ＦＥＴＱ
６に流れる電流とが同じ量であれば、充電時と放電時に
要する時間は等しくなる。故に、余分な電流を流すこと
無く、高速信号を出力することができるので、高速化及
び低消費電力化を図ることができる。
充電するときには、ＦＥＴＱ５が能動素子として動作し
、放電するときにはＦＥＴＱ６が能動素子として動作す
る。したがって、ＦＥＴＱ５に流れる電流と、ＦＥＴＱ
６に流れる電流とが同じ量であれば、充電時と放電時に
要する時間は等しくなる。故に、余分な電流を流すこと
無く、高速信号を出力することができるので、高速化及
び低消費電力化を図ることができる。
第２図は、この発明の別の実施例を示す回路構成図であ
る。同実施例では、第１図のように構成された回路素子
を、次のように具体化して構成したものである。尚、こ
こで述べる素子以外の構成については、上述した第１の
実施例の構成と同じであるため、その説明を省略する。
る。同実施例では、第１図のように構成された回路素子
を、次のように具体化して構成したものである。尚、こ
こで述べる素子以外の構成については、上述した第１の
実施例の構成と同じであるため、その説明を省略する。
すなわち、第１の実施例に於けるレベルシフト素子ＬＳ
１、及び負荷素子ＬＤＩ、ＬＤ２に代えて、それぞれ抵
抗Ｒ１、Ｒ２、Ｒ３を使用する。
１、及び負荷素子ＬＤＩ、ＬＤ２に代えて、それぞれ抵
抗Ｒ１、Ｒ２、Ｒ３を使用する。
また、レベルシフト素子ＬＳ２、ＬＳ３、ＬＳ４に代え
て、ショットキーダイオードＤ１、Ｄ２、Ｄ３を、そし
てレベルシフト素子ＬＳ５に代えてショットキーダイオ
ードＤ４及びＤ５の直列回路を使用する。更に、定電流
源ＣＣ１、ＣＣ２、ＣＣ３は、それぞれＦＥＴＱ７と抵
抗Ｒ４、ＦＥＴＱ８と抵抗Ｒ５、ＦＥＴＱ９と抵抗Ｒ６
から成る直列回路によって構成される。尚、図中Ｖ、は
所定の外部バイアス電源を示している。また、ショット
キーダイオードＤ４及びＤ５は、抵抗に置換えてもよい
ものである。
て、ショットキーダイオードＤ１、Ｄ２、Ｄ３を、そし
てレベルシフト素子ＬＳ５に代えてショットキーダイオ
ードＤ４及びＤ５の直列回路を使用する。更に、定電流
源ＣＣ１、ＣＣ２、ＣＣ３は、それぞれＦＥＴＱ７と抵
抗Ｒ４、ＦＥＴＱ８と抵抗Ｒ５、ＦＥＴＱ９と抵抗Ｒ６
から成る直列回路によって構成される。尚、図中Ｖ、は
所定の外部バイアス電源を示している。また、ショット
キーダイオードＤ４及びＤ５は、抵抗に置換えてもよい
ものである。
このように構成された出力回路の動作は、上述した第１
の実施例の動作と同様であるため、ここでは説明を省略
する。
の実施例の動作と同様であるため、ここでは説明を省略
する。
更に、第３図はこの発明の更に別の実施例を示す回路構
成図である。この実施例は、出力信号を相補形で取出す
ことを可能にした出力回路であり、上述した第１の実施
例を変形した構成となっている。よって、ここでは第１
の実施例と異なる部分についてのみ説明するものとし、
その他の部分についての説明、及びその動作については
、第１の実施例と同様であるので、ここでは説明を省略
する。
成図である。この実施例は、出力信号を相補形で取出す
ことを可能にした出力回路であり、上述した第１の実施
例を変形した構成となっている。よって、ここでは第１
の実施例と異なる部分についてのみ説明するものとし、
その他の部分についての説明、及びその動作については
、第１の実施例と同様であるので、ここでは説明を省略
する。
すなわち、レベルシフト素子ＬＳ４と定電流源ＣＣ３と
の間に、図示の如くレベルシフト素子ＬＳ６を挿入して
接続する。そして、ＦＥＴＱ５のゲート電極は、レベル
シフト素子ＬＳ４とＬＳ６の接続点に接続する。また、
レベルシフト素子ＬＳ２とＬＳ３との接続点には、その
ドレイン電極が正電圧電源Ｖ。Ｄに接続されたＦＥＴＱ
７のゲート電極が接続される。更に、レベルシフト素子
ＬＳ６と定電流源ＣＣ３の接続点には、ドレイン電極が
上記ＦＥＴＱ７のソース電極と接続したＦＥＴＱ８のゲ
ート電極が接続されている。そして、ＦＥＴＱ８のソー
ス電極は、レベルシフト素子ＬＳ８を介して接地される
。
の間に、図示の如くレベルシフト素子ＬＳ６を挿入して
接続する。そして、ＦＥＴＱ５のゲート電極は、レベル
シフト素子ＬＳ４とＬＳ６の接続点に接続する。また、
レベルシフト素子ＬＳ２とＬＳ３との接続点には、その
ドレイン電極が正電圧電源Ｖ。Ｄに接続されたＦＥＴＱ
７のゲート電極が接続される。更に、レベルシフト素子
ＬＳ６と定電流源ＣＣ３の接続点には、ドレイン電極が
上記ＦＥＴＱ７のソース電極と接続したＦＥＴＱ８のゲ
ート電極が接続されている。そして、ＦＥＴＱ８のソー
ス電極は、レベルシフト素子ＬＳ８を介して接地される
。
そして、出力端子ＯＵＴは、ＦＥＴＱ５とＱ６との間に
接続されるもので、容量性負荷Ｃ，１を介して接地され
ている。同様に、出力端子ＯＵＴは、ＦＥＴＱ７とＱ８
との間に接続されるもので、容量性負荷ＣＬ２を介して
接地されている。
接続されるもので、容量性負荷Ｃ，１を介して接地され
ている。同様に、出力端子ＯＵＴは、ＦＥＴＱ７とＱ８
との間に接続されるもので、容量性負荷ＣＬ２を介して
接地されている。
このような構成によれば、出力端子ＯＵＴ及・びＯＵＴ
には、相補形の信号が現れる。これによって、出力回路
のみならず、例えばＩＣ等の内部回路として使用するこ
とができる。
には、相補形の信号が現れる。これによって、出力回路
のみならず、例えばＩＣ等の内部回路として使用するこ
とができる。
［発明の効果］
以上のように、この発明によれば、高速で動作すると共
に低消費電力を実現することのできるソースカップルド
ＦＥＴロジック形出力回路を提供することができる。
に低消費電力を実現することのできるソースカップルド
ＦＥＴロジック形出力回路を提供することができる。
第１図はこの発明の第１の実施例に係るソースカップル
ドＦＥＴロジック形出力回路を示す回路構成図、第２図
はこの発明の別の実施例の５ＣＦＬ形出力回路を示す回
路構成図、第３図はこの発明の更に別の実施例の５ＣＦ
Ｌ形出力回路を示す回路構成図、第４図は従来の５ＣＦ
Ｌ形出力回路を示す回路構成図である。 Ｃｔ、 Ｃｔ １、ＣＬ２、・・・容量性負荷、ＣＣ
Ｉ〜ＣＣ３・・・定電流源、ＩＮ、ＩＮ・・・入力端子
、ＬＤｌ、ＬＤ２・・・負荷素子、ＬＳ１〜ＬＳ８・・
・レベルシフト素子、０ＵＴＳＯＵＴ・・・出力端子、
Ｑ１〜Ｑ８・・・電解効果トランジスタ（ＦＥＴ）、Ｖ
ＤＤ・・・正電圧電源。
ドＦＥＴロジック形出力回路を示す回路構成図、第２図
はこの発明の別の実施例の５ＣＦＬ形出力回路を示す回
路構成図、第３図はこの発明の更に別の実施例の５ＣＦ
Ｌ形出力回路を示す回路構成図、第４図は従来の５ＣＦ
Ｌ形出力回路を示す回路構成図である。 Ｃｔ、 Ｃｔ １、ＣＬ２、・・・容量性負荷、ＣＣ
Ｉ〜ＣＣ３・・・定電流源、ＩＮ、ＩＮ・・・入力端子
、ＬＤｌ、ＬＤ２・・・負荷素子、ＬＳ１〜ＬＳ８・・
・レベルシフト素子、０ＵＴＳＯＵＴ・・・出力端子、
Ｑ１〜Ｑ８・・・電解効果トランジスタ（ＦＥＴ）、Ｖ
ＤＤ・・・正電圧電源。
Claims (4)
- （１）一端がそれぞれ正電圧電源に接続された第１及び
第２の負荷素子と、電流通路の一端がそれぞれ第１及び
第２の負荷素子の他端に接続され、上記電流通路の他端
が互いに接続され、各々の制御電極が相補形の信号が入
力されるべく第１及び第２の入力端子に接続された第１
及び第２の電解効果トランジスタと、 この第１及び第２の電解効果トランジスタの電流通路の
他端と基準電位間に接続された第１の定電流源と、 その電流通路の一端が上記正電圧電源に、制御電極が上
記第１の電解効果トランジスタの電流通路の一端に接続
された第３の電解効果トランジスタと、 この第３の電解効果トランジスタの電流通路の他端にそ
の一端が接続された第１のレベルシフト素子と、 この第１のレベルシフト素子の他端と上記基準電位間に
接続された第２の定電流源と、 その電流通路の一端が上記正電圧電源に、制御電極が上
記第２の電解効果トランジスタの電流通路の一端に接続
された第４の電解効果トランジスタと、 この第４の電解効果トランジスタの電流通路の他端にそ
の一端が接続された第２のレベルシフト素子と、 この第２のレベルシフト素子の他端と上記基準電位間に
接続された第３の定電流源と、 その電流通路の一端が上記正電圧電源に、上記電流通路
の他端が出力端子に、制御電極が上記第２のレベルシフ
ト素子の他端に接続された第５の電解効果トランジスタ
と、 その電流通路の一端が上記第５の電解効果トランジスタ
の電流通路の他端に、上記電流通路の他端が上記基準電
位に、制御電極が上記第１のレベルシフト素子の他端に
接続された第６の電解効果トランジスタと を具備することを特徴とするソースカップルドＦＥＴロ
ジック形出力回路。 - （２）上記正電圧電源と上記第１及び第２の負荷素子の
一端との間に第３のレベルシフト素子を更に具備する請
求項１に記載のソースカップルドＦＥＴロジック形出力
回路。 - （３）上記第６の電解効果トランジスタの他端と上記基
準電位間に第４のレベルシフト素子を更に具備する請求
項１に記載のソースカップルドＦＥＴロジック形出力回
路。 - （４）上記第１及び第２のレベルシフト素子はショット
キーダイオードで構成され、上記第１、第２及び第３の
定電流源は抵抗で構成される請求項１に記載のソースカ
ップルドＦＥＴロジック形出力回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1261574A JP2547863B2 (ja) | 1989-10-06 | 1989-10-06 | ソースカップルドｆｅｔロジック形出力回路 |
| EP90119101A EP0425838B1 (en) | 1989-10-06 | 1990-10-05 | Source-coupled FET logic type output circuit |
| US07/593,043 US5083046A (en) | 1989-10-06 | 1990-10-05 | Source-coupled fet logic type output circuit |
| DE69029363T DE69029363T2 (de) | 1989-10-06 | 1990-10-05 | Ausgangsschaltung für eine sourcengekoppelte FET-Logik |
| KR1019900015894A KR910008961A (ko) | 1989-10-06 | 1990-10-06 | 소오스커플드 fet로직형 출력회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1261574A JP2547863B2 (ja) | 1989-10-06 | 1989-10-06 | ソースカップルドｆｅｔロジック形出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03123221A true JPH03123221A (ja) | 1991-05-27 |
| JP2547863B2 JP2547863B2 (ja) | 1996-10-23 |
Family
ID=17363808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1261574A Expired - Lifetime JP2547863B2 (ja) | 1989-10-06 | 1989-10-06 | ソースカップルドｆｅｔロジック形出力回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5083046A (ja) |
| EP (1) | EP0425838B1 (ja) |
| JP (1) | JP2547863B2 (ja) |
| KR (1) | KR910008961A (ja) |
| DE (1) | DE69029363T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04278719A (ja) * | 1991-03-06 | 1992-10-05 | Toshiba Corp | ソース電極結合形論理回路 |
| US5869985A (en) * | 1997-02-07 | 1999-02-09 | Eic Enterprises Corporation | Low voltage input buffer |
| US5942921A (en) * | 1997-12-19 | 1999-08-24 | Advanced Micro Devices, Inc. | Differential comparator with an extended input range |
| KR100687625B1 (ko) * | 2005-05-17 | 2007-02-27 | 박선근 | 신발끈 없는 신발 |
| US9276529B1 (en) * | 2014-10-03 | 2016-03-01 | Hrl Laboratories, Llc | High performance GaN operational amplifier with wide bandwidth and high dynamic range |
| US9673849B1 (en) | 2016-08-16 | 2017-06-06 | Advanced Micro Devices, Inc. | Common mode extraction and tracking for data signaling |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6374215A (ja) * | 1986-09-17 | 1988-04-04 | Mitsubishi Electric Corp | 論理回路 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR1373639A (fr) * | 1963-11-13 | 1964-09-25 | Ass Elect Ind | Perfectionnements aux circuits amplificateurs |
| US4093925A (en) * | 1975-01-27 | 1978-06-06 | Nippon Gakki Seizo Kabushiki Kaisha | Method and system of driving power field effect transistor |
| JPS6264121A (ja) * | 1985-09-13 | 1987-03-23 | Toshiba Corp | 電界効果トランジスタ回路 |
| JPS62172819A (ja) * | 1986-01-27 | 1987-07-29 | Nec Corp | 位相同期回路 |
| JPS6474823A (en) * | 1987-09-17 | 1989-03-20 | Fujitsu Ltd | Emitter follower circuit |
| US4857861A (en) * | 1987-09-23 | 1989-08-15 | U. S. Philips Corporation | Amplifier arrangement with improved quiescent current control |
| US4945258A (en) * | 1988-12-08 | 1990-07-31 | Grumman Aerospace Corporation | Monolithic gaAs high speed switch driver |
| JPH0777346B2 (ja) * | 1988-12-28 | 1995-08-16 | 株式会社東芝 | 論理レベル変換回路 |
-
1989
- 1989-10-06 JP JP1261574A patent/JP2547863B2/ja not_active Expired - Lifetime
-
1990
- 1990-10-05 US US07/593,043 patent/US5083046A/en not_active Expired - Lifetime
- 1990-10-05 DE DE69029363T patent/DE69029363T2/de not_active Expired - Fee Related
- 1990-10-05 EP EP90119101A patent/EP0425838B1/en not_active Expired - Lifetime
- 1990-10-06 KR KR1019900015894A patent/KR910008961A/ko not_active Ceased
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6374215A (ja) * | 1986-09-17 | 1988-04-04 | Mitsubishi Electric Corp | 論理回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69029363T2 (de) | 1997-04-30 |
| US5083046A (en) | 1992-01-21 |
| DE69029363D1 (de) | 1997-01-23 |
| EP0425838A1 (en) | 1991-05-08 |
| KR910008961A (ko) | 1991-05-31 |
| JP2547863B2 (ja) | 1996-10-23 |
| EP0425838B1 (en) | 1996-12-11 |
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