JPH031233A - パイプライン制御方式の情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、メモリを有効に利用しつつ、データ処理の高
速化を図ったパイプライン制御方式の情報処理装置に関
する。

（従来の技術） パイプライン制御においては、命令データを複数の部分
に分割し、当該分割された各部分に対応した各処理回路
によって、当該各部分を処理順序に応じて順次時間をず
らして処理する。一方、前記各処理回路のうちの前記命
令データの処理で使われていない処理回路によって他の
命令データの処理を行なう。これにより、複数の命令デ
ータの並列処理を行ないデータ処理の高速化を図ってい
る。

第２図は、従来のパイプライン制御方式の情報処理装置
の７例を示すブロック図である。

図示の装置は、命令読出し用処理回路１と、解読用処理
回路２と、オペランド読出し用処理回路３と、演算実行
用処理回路４等から成る。

命令読出し用処理回路１は、メモリ６の所定の領域に格
納された命令コードを読出すためのものである。この読
出しを行なうには、まず、命令コードが格納された命令
論理アドレスをアドレス変換テーブル５に対して出力す
る。そして、命令実アドレスを求め、この命令実アドレ
スにより、メモリ６から目的のコマンドを読出す。

解読用処理回路２は、命令読出し用処理回路１により読
出されたコマンドを解読するためのものである。

オペランド読出し用処理回路３は、命令データのオペラ
ンドにより指定された数値データをメモリ６から読出す
ためのものである。この読出しを行なうには、まず、オ
ペランドに与えられているデータ論理アドレスをアドレ
ス変換テーブル５に対して出力する。そして、データ実
アドレスを求め、このデータ実アドレスにより、メモリ
６から演算実行用処理回路４に数値データを読出す。

演算実行用処理回路４は、メモリ６から読出されたコマ
ンドに従ってメモリ６から読出されたデータを処理する
。

また、図示の装置は、命令読出し用処理回路１専用のア
ドレス変換テーブル５と、オペランド読出し用処理回路
３専用のアドレス変換テーブル５′とを備えている。

第３図は、上述した情報処理装置の動作を説明するタイ
ムチャートである。

上述した命令読出し用処理回路１、解読用処理回路２、
オペランド読出し用処理回路３、及び演算実行用処理回
路４は、１つの命令データに対し、順次動作する。

即ち、命令データ３１に対し、命令読出し、解読、オペ
ランド読出し、演算実行が順次行なわれる。命令読出し
用処理回路１で命令データ３１についての命令読出しが
終了すると、命令読出し用処理回路ｌは、次の命令デー
タ３２の命令読出しを行なう。従って、命令読出し用処
理回路１と解読用処理回路２とは、同時に動作し、命令
データ３１の命令の解読と命令データ３２の命令の読出
しとが、同時に行なわれる。このようにして、プログラ
ムの並行処理が行なわれる。

同様に、命令データ３１のオペランド読出しと、命令デ
ータ３２の命令の解読と、命令データ３３の命令読出し
との並行処理が行なわれる。

第４図は、従来の情報処理装置の他の例を示すブロック
図である。

図示の装置は、アドレス変換テーブル５を１つのみ備え
ている。そして、このアドレス変換テーブル５へのアク
セスは、調停回路７により排他制御される。その他の構
成については、第２図の例と同様である。

（発明が解決しようとする課題） ところが、以上の構成のパイプライン制御方式の情報処
理装置には、次のような問題点があった。

即ち、プログラムの並行処理を行なうため、第２図の例
では、論理アドレスを実アドレスに変換するアドレス変
換テーブルが、命令読出し用及びオペランド読出し用に
２つ必要であった。このため、テーブル用のメモリ容量
が大きくなり、又命令、オペランドでの同一エントリの
２重持つ等の欠点があった。

また、第４図に示すように、アドレス変換テーブル５を
１つだけにした場合は、調停回路７によってアドレス変
換テーブル５のアクセスが命令論理アドレスのアクセス
及びデータ論理アドレスのアクセスのいずれかにされる
。従って、命令読出し用処理回路ｌと、オペランド読出
し用処理回路３については、同時に動作できなかった。

即ち、プログラムの並行処理の効率が低下することがあ
った。

本発明は以上の点に着目してなされたもので、アドレス
変換テーブル用のメモリ容量を削減するとともに、並行
処理の効率を向上させたパイプライン制御方式の情報処
理装置を提供することを目的とするものである。

（課題を解決するための手段） 本発明のパイプライン制御方式の情報処理装置は、命令
データを複数の部分に分割し、当該分割された各部分に
対応した各処理回路によって、当該各部分を処理順序に
応じて順次時間をずらしてアドレス変換を伴って処理す
る一方、前記各処理回路のうちの前記命令データの処理
で使われていない処理回路によって他のデータの処理を
行なうことにより、複数の命令データの並行処理を行な
うパイプライン方式を用いたものにおいて、前記各処理
回路にそれぞれ入出力ポートが接続され、アドレス変換
テーブルが格納された多ポートメモリを備え、前記各処
理回路が当該アドレス変換テーブルを同時にアクセスす
ることができるようにしたことを特徴とするものである
。

（作用） 以上の装置においては、第１図において、命令読出し用
処理回路１からの命令論理アドレスと、オペランド読出
し用処理回路３のデータ論理アドレスとが同時にアクセ
スされた場合にも、多ポートメモリ８により、命令実ア
ドレスと、データ実アドレスとが同時に読出される。従
って、命令読出し用処理回路１と、オペランド読出し用
処理回路３とが、同時に動作でき、並行処理の効率を向
上させることができる。

（実施例） 第１図は、本発明のパイプライン制御方式の情報処理装
置の構成を示すブロック図である。

図示の装置は、命令読出し用処理回路１と、解読用処理
回路２と、オペランド読出し用処理回路３と、演算実行
用処理回路４と、多ポートメモリ８等から成る。

命令読出し用処理回路１は、メモリ６の所定の領域に格
納された命令コードを読出すためのものである。この読
出しを行なうには、まず、命令コードが格納された命令
論理アドレスを多ポートメモリ８に対して出力する。そ
して、多ポートメモリ８内に格納されたアドレス変換テ
ーブル８ｃにより、命令実アドレスを求め、この命令実
アドレスにより、メモリ６から目的のコマンドを読出す
。

解読用処理回路２は、命令読出し用処理回路１により読
出されたコマンドを解読するためのものである。

オペランド読出し用処理回路３は、命令データのオペラ
ンドにより指定された数値データをメモリ６から読出す
ためのものである。この読出しを行なうには、まず、オ
ペランドに与えられているデータ論理アドレスを多ポー
トメモリ８に対して出力する。そして、多ポートメモリ
８内に格納されたアドレス変換テーブル８Ｃにより、デ
ータ実アドレスを求め、このデータ実アドレスにより、
メモリ６から演算実行用処理回路４に数値データを読出
す。

演算実行用処理回路４は、メモリ６から読出されたコマ
ンドに従ってメモリ６から読出された数値データを処理
する。

多ポートメモリ８は、２つの処理回路によりアクセスで
きるランダム・アクセス・メモリ、即ちいわゆる２ボ一
トＲＡＭから成る。この多ポートメモリ８には、アドレ
ス変換テーブル８Ｃが格納されている。多ポートメモリ
８の一方の入力端子８ａは、命令読出し用処理回路１に
接続され、他方の入力端子８ｂは、オペランド読出し用
処理回路３に接続されている。そして、多ポートメモリ
８の入力端子８ａに対応する出力端子８ａ　は、命令読
出し用処理回路１に戻され、入力端子８ｂに対応する出
力端子８ｂ′は、オペランド読出し用処理回路３に戻さ
れている。

次に、上述のように構成したパイプライン制御方式の情
報処理装置の動作を、第１図及び第３図を参照して説明
する。

まず、命令データ３１の実行が開始されると、命令読出
し処理回路ｌが動作する。命令読出し処理回路ｌは、ア
ドレス変換テーブル８Ｃを格納した多ポートメモリ８に
対し、命令論理アドレスを出力し、アドレス変換テーブ
ル８ｃにより命令実アドレスを求める。そして、命令読
出し処理回路１は、求めた命令実アドレスを使ってメモ
リ６からコマンドを読出す。

次に、命令データ３１についてのコマンドの読出しが終
了すると、解読処理回路２が動作し、解読処理回路２に
よって命令データ３１についてのコマンドの解読が行な
われる。これと同時に、命令データ３２についての命令
読出しが、命令データ３１についての命令読出しと同様
に行なわれる。

これらの処理が終了すると、次に、才へランド読出し処
理回路３が動作する。オペランド読出し処理回路３は、
アドレス変換テーブル８Ｃに対し、命令データ３１につ
いてのデータ論理アドレスを出力し、アドレス変換テー
ブル８Ｃによりデータ実アドレスを求める。そして、オ
ペランド読出し処理回路３１は、求めたデータ実アドレ
スを使ってメモリ６から該当する数値データを読出す。

これと同時に、命令データ３２についてのコマンドの解
読が命令データ３２と同様に行なわれる。また、これと
同時に、命令データ３３についての命令読出しが、命令
データ３１及び３２の命令読出しと同様に行なわれる。

この場合、アドレス変換テーブル８Ｃに対し、命令デー
タ３１についてのデータ論理アドレスと命令データ３３
についての命令論理アドレスとが同時に入力されるが、
アドレス変換テーブル８Ｃが多ポートメモリ８に格納さ
れているので、命令データ３１についてのデータ実アド
レスと命令データ３３についての命令実アドレスとが同
時に求められる。従って、命令読出し用処理回路１と、
オペランド読出し用処理回路３とは、同時に動作するこ
とができる。この結果、命令データ３１と、命令データ
３３との並行処理が妨げられることがない。

これらの処理が終了すると、次に、演算処理回路４の動
作が開始する。演算処理回路４は、命令読出し処理回路
１によって読出された命令データ３１についてのコマン
ドに従って、オペランド読出し用処理回路３によって読
出された数値データを演算処理する。これと同時に、オ
ペランド読出し用処理回路３は、命令データ３２につい
てのオペランド読出しを行ない、解読用処理回路２は、
命令データ３３についてのコマンドの解読を行ない、命
令読出し用処理回路１は、命令データ３４についての命
令読出しを行なう。この場合、前述の場合と同様に、オ
ペランド読出しと命令読出しとが１つのアドレス変換テ
ーブル８Ｃで同時に行なわれる。

以後、同様にして、命令データ３２〜３４の実行も、命
令データ３１の実行と同様に完了される。

本発明は、上述した実施例に限定されるものではない。

即ち、上述した実施例においては、アドレス変換テーブ
ル８ｃを２つの処理回路により同時にアクセスできるよ
うにした場合について説明したが、本発明はこれに限ら
ず、コマンドやデータの読出し等を行なう処理回路が３
つ以上ある場合には、アドレス変換テーブル８Ｃを３つ
以上のポートを持つ多ポートメモリに格納し、３つ以上
の複数の処理回路により同時にアクセスできるようにし
ても差し支えない。

（発明の効果） 以上説明したように、本発明のパイプライン制御方式の
情報処理装置は、アドレス変換テーブルを複数の処理回
路がアクセスすることができるようにしたので、第２図
に示すように、アドレス変換テーブルを複数設けた従来
例に比較して、同程度の効果を保ちつつ、メモリ容量を
大幅に削減することができる。また、第４図に示すよう
に、アドレス変換テーブルへのアクセスを調停回路で調
停する従来例に比較して、アドレス変換テーブルへのア
クセスを行なう処理回路が複数ある場合にも、これらの
処理回路が同時に動作することができる。従って、プロ
グラムの並行処理の効率を向上させることができる。

【図面の簡単な説明】

第１図は本発明のパイプライン制御方式の情報処理装置
の構成を示すブロック図、第２図は従来のパイプライン
制御方式の情報処理装置の一例の構成を示すブロック図
、第３図はパイプライン制御方式の情報処理装置におけ
るデータ処理手順のタイムチャート、第４図は従来のパ
イプライン制御方式の情報処理装置の他の例の構成を示
すブロック図である。 ｌ・・・命令読出し用処理回路、 ２・・・解読用処理回路、 ３・・・オペランド読出し用処理回路、４・・・演算実
行用処理回路、 ８・・・多ポートメモリ、 ８ｃ・・・アドレス変換テーブル。

Claims (1)

1. 【特許請求の範囲】 命令データを複数の部分に分割し、当該分割された各部
   分に対応した各処理回路によって、当該各部分を処理順
   序に応じて順次時間をずらしてアドレス変換を伴って処
   理する一方、前記各処理回路のうちの前記命令データの
   処理で使われていない処理回路によって他のデータの処
   理を行なうことにより、複数の命令データの並行処理を
   行なうパイプライン方式を用いたものにおいて、 前記各処理回路にそれぞれ入出力ポートが接続され、ア
   ドレス変換テーブルが格納された多ポートメモリを備え
   、 前記各処理回路が当該アドレス変換テーブルを同時にア
   クセスすることができるようにしたことを特徴とするパ
   イプライン制御方式の情報処理装置。