JPS6059771A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPS6059771A JPS6059771A JP58168745A JP16874583A JPS6059771A JP S6059771 A JPS6059771 A JP S6059771A JP 58168745 A JP58168745 A JP 58168745A JP 16874583 A JP16874583 A JP 16874583A JP S6059771 A JPS6059771 A JP S6059771A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- conductivity type
- buried layer
- type
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ラッチアップ」、象の低減された相補型電界
効果トランジスタを（＜ｉｆえた。！ｌ鏡、・：、ｉ；
体装置ｉＪ％およびその製造方法に関するものである。
効果トランジスタを（＜ｉｆえた。！ｌ鏡、・：、ｉ；
体装置ｉＪ％およびその製造方法に関するものである。
相補型電界効果トランジスタの特にＭＯＳ ２’＋’−
半導体装置ではいわゆるランチアップ現象しばしば問題
となる。このラッチアンプ現象というのは次のようなも
のである。すなわち、；ｒ「１図に示すようにＭＯ３型
半導体装置では、Ｎ形のウェル３内に形成されたＮチャ
ネルＭＯ３トランジスタのソース、ＰレインとなるＫ（
−拡散層４およびウェル３をそれぞれエミッタおよびベ
ースとし、Ｎ形のエピタキシャル／ｉ’Ｊ ２およびＮ
形の半導体基板１をコレクタとする寄生バーチカルパイ
月？−ラトランノスクＴｖと、１虻拡故層４、Ｐ形のウ
ェル、９、Ｎ形のエピタキシャル層２をエミッタ、ベー
ス、コレクタとする寄生ラテラルパイ・Ｊ？〜ラトラン
ソスメＴｔ１およびウェル３、エピタキシャル層２、Ｐ
拡散層５をコレクタ、ベース、エミッタとする寄生ラテ
ラルバイ、？−ラトランノスタＴｔ２とが装置内に形成
される。そして、１＼ＴチャネルＭＯ３側の寄生パイポ
ーラトランクスメと、Ｐチャネル八４０Ｓ側の寄生パイ
、Ｊ？−ラトランジスタとの電流増幅率の積が１よりも
大きい場合に外部よりザ〜ソ電流などが入力すると、上
記寄生・々イポーラトランノスタがザイリスタ動作をし
、外部嬬子と、装置内部との間に大電流が流れ、ついに
は、装置が破ト（される。このラッチアップ現象は装置
の電源を切る寸で続く。
半導体装置ではいわゆるランチアップ現象しばしば問題
となる。このラッチアンプ現象というのは次のようなも
のである。すなわち、；ｒ「１図に示すようにＭＯ３型
半導体装置では、Ｎ形のウェル３内に形成されたＮチャ
ネルＭＯ３トランジスタのソース、ＰレインとなるＫ（
−拡散層４およびウェル３をそれぞれエミッタおよびベ
ースとし、Ｎ形のエピタキシャル／ｉ’Ｊ ２およびＮ
形の半導体基板１をコレクタとする寄生バーチカルパイ
月？−ラトランノスクＴｖと、１虻拡故層４、Ｐ形のウ
ェル、９、Ｎ形のエピタキシャル層２をエミッタ、ベー
ス、コレクタとする寄生ラテラルパイ・Ｊ？〜ラトラン
ソスメＴｔ１およびウェル３、エピタキシャル層２、Ｐ
拡散層５をコレクタ、ベース、エミッタとする寄生ラテ
ラルバイ、？−ラトランノスタＴｔ２とが装置内に形成
される。そして、１＼ＴチャネルＭＯ３側の寄生パイポ
ーラトランクスメと、Ｐチャネル八４０Ｓ側の寄生パイ
、Ｊ？−ラトランジスタとの電流増幅率の積が１よりも
大きい場合に外部よりザ〜ソ電流などが入力すると、上
記寄生・々イポーラトランノスタがザイリスタ動作をし
、外部嬬子と、装置内部との間に大電流が流れ、ついに
は、装置が破ト（される。このラッチアップ現象は装置
の電源を切る寸で続く。
なお、図ではウェー・上に形成される絶縁膜を省略して
ケ゛−ト電極ｃＮ＋ ＧＰを模式的に示す。
ケ゛−ト電極ｃＮ＋ ＧＰを模式的に示す。
従来このようなラッチアップ現象の対策として例えばＮ
形の半導体基板１にＮ形のエピタキシャル層２よりも高
濃度の基板を用いる場合があった。これにより、寄生ラ
テラルトランジスタの電流増１１ａ率が低下し、ある程
度の効果は見られたがラッチアップを完全に防止するに
１は不十分であった。
形の半導体基板１にＮ形のエピタキシャル層２よりも高
濃度の基板を用いる場合があった。これにより、寄生ラ
テラルトランジスタの電流増１１ａ率が低下し、ある程
度の効果は見られたがラッチアップを完全に防止するに
１は不十分であった。
このような対策の他に、例えばＰチャネルＭＯ３）ラン
ノスタの形成されたＮ形のウェル下にこれより高濃度の
Ｎ＋卯込層を設ける居合もあったが、これも不十分であ
った。（なお、これについてはＩＢＭ 、 Ｔｅｃｈ、
Ｄｉ ｓ、Ｂｕｌ Ｉｅｔｉｎ、 ｖｏｌ、１（５゜Ｎ
ｏ、８ｊａｎｕａｒｙ １９７４． ｐｐ２７１９−２
７２０に示されている。） 〔発明の目的〕 この発明は上記の点に鑑みてなされたもので、ラッチア
ンプ現象を完全に防止できる０ＭＯ３）・ランジスメ構
造の半導体装置を提供すると共に、その効率的な製造方
法を提供しようとするものである。
ノスタの形成されたＮ形のウェル下にこれより高濃度の
Ｎ＋卯込層を設ける居合もあったが、これも不十分であ
った。（なお、これについてはＩＢＭ 、 Ｔｅｃｈ、
Ｄｉ ｓ、Ｂｕｌ Ｉｅｔｉｎ、 ｖｏｌ、１（５゜Ｎ
ｏ、８ｊａｎｕａｒｙ １９７４． ｐｐ２７１９−２
７２０に示されている。） 〔発明の目的〕 この発明は上記の点に鑑みてなされたもので、ラッチア
ンプ現象を完全に防止できる０ＭＯ３）・ランジスメ構
造の半導体装置を提供すると共に、その効率的な製造方
法を提供しようとするものである。
〔発明の概要〕
すなわち、本発明の半導体装置によれば、第１４電形あ
るいは第２導電形の半導体基板に速択的に高濃度の第１
導電形の第１埋込層および第２導電形の第２埋込層を設
け、上記基板上に第１導電形のピタキシャル層を形成す
る。そして、上記第２埋込層上に第２導電形のウェル領
域をこの埋込層に電気的に結合するように設け、上記第
１顆込１〜上のエピタキシャル層に第２導電形の第２拡
散層を、上記ウェル領域に第１導電形の第１拡散層をそ
れぞれ第２導電形チヤネルＭＯＳトランソスクのソース
、ドレイン、第１導電形チヤネルＭＯ８）ランノスタの
ソース、ドレインとして形成する。そして、上記エピタ
キシャル層上に所定のダート電極を％’５” ）絶縁膜
を介して形成したものである。さらに、上記第２拡散層
が逆バイアスされる向きに電源の接続され上記第１埋込
層と連結した第１導電形の第１電流取出し部を第２導電
形チヤネルＭＯ８）ランジスタ領域に、第１拡散層が逆
バイアスされる向きに電源の接続され上記第２埋込層と
連結した第２導電形の第２電流取出し部を上記第１導電
形チャネルＨｏＳ、）ランソスク領域にそれぞれ設ける
ようにすればよシ効果的である。
るいは第２導電形の半導体基板に速択的に高濃度の第１
導電形の第１埋込層および第２導電形の第２埋込層を設
け、上記基板上に第１導電形のピタキシャル層を形成す
る。そして、上記第２埋込層上に第２導電形のウェル領
域をこの埋込層に電気的に結合するように設け、上記第
１顆込１〜上のエピタキシャル層に第２導電形の第２拡
散層を、上記ウェル領域に第１導電形の第１拡散層をそ
れぞれ第２導電形チヤネルＭＯＳトランソスクのソース
、ドレイン、第１導電形チヤネルＭＯ８）ランノスタの
ソース、ドレインとして形成する。そして、上記エピタ
キシャル層上に所定のダート電極を％’５” ）絶縁膜
を介して形成したものである。さらに、上記第２拡散層
が逆バイアスされる向きに電源の接続され上記第１埋込
層と連結した第１導電形の第１電流取出し部を第２導電
形チヤネルＭＯ８）ランジスタ領域に、第１拡散層が逆
バイアスされる向きに電源の接続され上記第２埋込層と
連結した第２導電形の第２電流取出し部を上記第１導電
形チャネルＨｏＳ、）ランソスク領域にそれぞれ設ける
ようにすればよシ効果的である。
以下図面を参照してこの発明の一実施例につき述べる。
まず第２図＋ａ）に示すように例えば基板０度１０１４
〜１０１５程度の低１．良度Ｐ型シリコン基板１ノ上に
拡散マスク用絶縁膜として例えばメ、゛１シ酪化、膜１
２を形成し、Ｐチャネルトランノスメ形成予定部下に和
尚する部位に開口部を設ける。そして、例えばｓｂ （
アンチモン）或いはＡｓ（ヒ素）を用いて例えば１０〜
１０ ｃｍ ８ａの高Ｃｋ度のｒ埋込層１３を上記基板
１ノに形成する。この？埋込層１３の形成工程中に、上
記開口部上が熱酸化膜１２□で覆われる。次にＮチャネ
ルトランジスタ形成予定部下に当たる部位の熱酸化膜１
２に開口部を設け、例えばボロンのイオン注入或いはボ
ロンイオンを含むシリカガラス膜（いわゆるＢＳＧ膜）
１２′を上記基板１ノ上に被着し、基板１１内にボロン
を拡散させて例えば１０１７〜１０”ｍ−’程度の不純
物濃度を有する高台□、′２度のＰ埋込層１４を形成す
る。
〜１０１５程度の低１．良度Ｐ型シリコン基板１ノ上に
拡散マスク用絶縁膜として例えばメ、゛１シ酪化、膜１
２を形成し、Ｐチャネルトランノスメ形成予定部下に和
尚する部位に開口部を設ける。そして、例えばｓｂ （
アンチモン）或いはＡｓ（ヒ素）を用いて例えば１０〜
１０ ｃｍ ８ａの高Ｃｋ度のｒ埋込層１３を上記基板
１ノに形成する。この？埋込層１３の形成工程中に、上
記開口部上が熱酸化膜１２□で覆われる。次にＮチャネ
ルトランジスタ形成予定部下に当たる部位の熱酸化膜１
２に開口部を設け、例えばボロンのイオン注入或いはボ
ロンイオンを含むシリカガラス膜（いわゆるＢＳＧ膜）
１２′を上記基板１ノ上に被着し、基板１１内にボロン
を拡散させて例えば１０１７〜１０”ｍ−’程度の不純
物濃度を有する高台□、′２度のＰ埋込層１４を形成す
る。
次いで上記基板１１上に形成されたｊ１〆を全て除去し
、第２図（ｂ）に示すように、上記基板１１上に例えば
層厚がおよそ１〜５μｍ１比抵抗１〜５Ω、ｄ程度のＮ
形エピタキンヤル層１５を堆積形成する。このエピタキ
シャル成長工程の際に、Ｎ＋埋込層１３およびＰ埋込層
１４中の不純物がＮ形エピタキシャル層１５中に主とし
て上方向に拡散される。
、第２図（ｂ）に示すように、上記基板１１上に例えば
層厚がおよそ１〜５μｍ１比抵抗１〜５Ω、ｄ程度のＮ
形エピタキンヤル層１５を堆積形成する。このエピタキ
シャル成長工程の際に、Ｎ＋埋込層１３およびＰ埋込層
１４中の不純物がＮ形エピタキシャル層１５中に主とし
て上方向に拡散される。
尚、上記のＮ形エピタキシャル層１５の層厚、比抵抗等
の条件は一定の目安にすぎず、形成予定の素子の条件に
より適宜変更させるべきものである。
の条件は一定の目安にすぎず、形成予定の素子の条件に
より適宜変更させるべきものである。
次いで、このような半導体ウェハを用いて具体的な素子
の形成を行う。まず、第２図ｆｃ）に示すように、上記
ウェハ上に約ｘｏｏｏｉの熱酸化ｊｌｑ １２２を形成
し、Ｐ埋込層１４の上部に当たる部位に、メロンのイオ
ン注入を例えばドース量１〜５×１０ 国 、加速電圧
１５０ ｋｅＶの条件で拐ち込み、例えば１１００°〜
１２００℃程度の熱拡散処理を行う。これによｆｉ Ｃ
ＩｖｌｌＯ３トランジスタのＮチャネルトランジスタ形
成領域としてＰ埋込層１４上にこのＰ埋込層１４を底部
とするようなＰウェル領域１６を形成する。
の形成を行う。まず、第２図ｆｃ）に示すように、上記
ウェハ上に約ｘｏｏｏｉの熱酸化ｊｌｑ １２２を形成
し、Ｐ埋込層１４の上部に当たる部位に、メロンのイオ
ン注入を例えばドース量１〜５×１０ 国 、加速電圧
１５０ ｋｅＶの条件で拐ち込み、例えば１１００°〜
１２００℃程度の熱拡散処理を行う。これによｆｉ Ｃ
ＩｖｌｌＯ３トランジスタのＮチャネルトランジスタ形
成領域としてＰ埋込層１４上にこのＰ埋込層１４を底部
とするようなＰウェル領域１６を形成する。
次いで、Ｎ＋埋込層１３上のエピタキシャルＩ’、２１
５表面の一部からＮ形不純物の高ｔ１度で深い拡散を行
いＮ＋埋込層１３に連結するＮ＋電流取り出し部１８を
形成する。同様にしてＰウェル領域１６表面の一部から
Ｐ形不純物の高濃度で深い拡散を行いＰ＋埋込層１４に
連結するＰ＋電流取シ出し部１９を形成する。
５表面の一部からＮ形不純物の高ｔ１度で深い拡散を行
いＮ＋埋込層１３に連結するＮ＋電流取り出し部１８を
形成する。同様にしてＰウェル領域１６表面の一部から
Ｐ形不純物の高濃度で深い拡散を行いＰ＋埋込層１４に
連結するＰ＋電流取シ出し部１９を形成する。
次に上記熱酸化膜１２２を除去した後第２図（ωに示す
ように、ウェハ上面〈新たに形成した熱酸化膜１２３上
に例えばシリコン窒化膜など、フィールド酸化用の非酸
化性膜２）を積層形成し、この積層膜を所定形状に・ぐ
ターニングする。
ように、ウェハ上面〈新たに形成した熱酸化膜１２３上
に例えばシリコン窒化膜など、フィールド酸化用の非酸
化性膜２）を積層形成し、この積層膜を所定形状に・ぐ
ターニングする。
尚、必要であれば適宜フィールｒ反転防止用の選択イオ
ン注入（チャネルカットインプラ）をＮ形エビメキシャ
ル層１５表面にはＮ形不純物で、Ｐウェル領域１６表面
にはＰ形不純物を用いて施し、それぞれＮ形チャネルカ
ット層２２、Ｐ形チャネルカット層２３を形成する。そ
して、例えば９００℃〜１０００℃の低温で、上記非酸
化性膜２ノをマスクとした選択酸化を行い、第２図（ｅ
）に示すように厚い０７〜１０μｍ程度の膜厚のフィー
ルド酸化膜２４を形成する。
ン注入（チャネルカットインプラ）をＮ形エビメキシャ
ル層１５表面にはＮ形不純物で、Ｐウェル領域１６表面
にはＰ形不純物を用いて施し、それぞれＮ形チャネルカ
ット層２２、Ｐ形チャネルカット層２３を形成する。そ
して、例えば９００℃〜１０００℃の低温で、上記非酸
化性膜２ノをマスクとした選択酸化を行い、第２図（ｅ
）に示すように厚い０７〜１０μｍ程度の膜厚のフィー
ルド酸化膜２４を形成する。
次いで、前記非酸化性膜２ノおよび熱酸化膜１２３ を
除去し、露出したシリコン表面にケ゛−１・用の熱酸化
Ｌｂ！ １２ｇを形成する。さらに適宜トランジスタの
１用値制御のためのイオン注入をＩＶＩＯＳ ）ランラ
スタ形成予定部領域に施す。尚、この１用値制御のため
のイオン注入はＰ形の場合もＮ形の場合もあり、場合に
よっては同一領域にＰ形、１・Ｊ形の両方のイオン注入
を深さ方向に打ち分けて行う場合もある。
除去し、露出したシリコン表面にケ゛−１・用の熱酸化
Ｌｂ！ １２ｇを形成する。さらに適宜トランジスタの
１用値制御のためのイオン注入をＩＶＩＯＳ ）ランラ
スタ形成予定部領域に施す。尚、この１用値制御のため
のイオン注入はＰ形の場合もＮ形の場合もあり、場合に
よっては同一領域にＰ形、１・Ｊ形の両方のイオン注入
を深さ方向に打ち分けて行う場合もある。
しかる後に第２図（ｆ）に示すようにウエノ・上面に高
り；３度のＮ形不純物をドー７０したポリシリコンＩｆ
’：￥ ｔ Ｍ着しｒ−ト電極・ぐベースにパターニン
グすることにより、ダーＩ−電極２５ｐ 、２５Ｈをダ
ート用の熱酸化膜１２ｇ上に形成する。
り；３度のＮ形不純物をドー７０したポリシリコンＩｆ
’：￥ ｔ Ｍ着しｒ−ト電極・ぐベースにパターニン
グすることにより、ダーＩ−電極２５ｐ 、２５Ｈをダ
ート用の熱酸化膜１２ｇ上に形成する。
その後、ケ９−ト電極２５Ｐ 、２５Ｎの表面を熱酸化
し、熱酸化膜１２４で覆う。次いで、このダ−） ’Ｉ
！ｌｉ、極２５Ｐ、２５Ｎとフィールド酸化膜２４を用
いたセルフアラインメント（自己整合）技術により、Ｎ
形エピタキシャル層１５の素子領戟浣例えば？ロンの選
択イオン注入を施し、Ｐウェル領域１６１′Ｉ：は例え
ばヒ素のイオン注入を施す。そして、熱処理により注入
不純物の活性化を行って、Ｎ形エピタキシャル層１５に
Ｐチャネルトランジスタのソース、ドレインとなるｐ４
−拡散層２６Ｐ、Ｐウェル領域１６にはＮチャネルトラ
ンジスタのソース、ドレインとなる耐拡散層２６Ｎをそ
れぞれ形成する。
し、熱酸化膜１２４で覆う。次いで、このダ−） ’Ｉ
！ｌｉ、極２５Ｐ、２５Ｎとフィールド酸化膜２４を用
いたセルフアラインメント（自己整合）技術により、Ｎ
形エピタキシャル層１５の素子領戟浣例えば？ロンの選
択イオン注入を施し、Ｐウェル領域１６１′Ｉ：は例え
ばヒ素のイオン注入を施す。そして、熱処理により注入
不純物の活性化を行って、Ｎ形エピタキシャル層１５に
Ｐチャネルトランジスタのソース、ドレインとなるｐ４
−拡散層２６Ｐ、Ｐウェル領域１６にはＮチャネルトラ
ンジスタのソース、ドレインとなる耐拡散層２６Ｎをそ
れぞれ形成する。
次いで、第２図ｆｇ） Ｋ示すようにウェー・の上面に
パシベーション膜２７を全面に准積させた後、電極取り
出し用のコンタクトホールを・？ターニングにより設け
る。そして最後に、ウェー・上に金属膜を被着し、パタ
ーニングすることによって、所定の電極２９および、配
線を形成し、ＣＭＯ８型半導体装置が完成する。
パシベーション膜２７を全面に准積させた後、電極取り
出し用のコンタクトホールを・？ターニングにより設け
る。そして最後に、ウェー・上に金属膜を被着し、パタ
ーニングすることによって、所定の電極２９および、配
線を形成し、ＣＭＯ８型半導体装置が完成する。
まず、上記のようにＮチャネルＭＯＳトランジスタ側に
Ｐ埋込層１４、ＰチャネルＭＯ８トランジスタ側に耐埋
込層１３を設けることにより、次のような改善がみられ
る。すなわち、第２図Ｆｇ＋において従来ラッチアップ
現象に大きく作用していたＰチャネルＭＯＳトランジス
タ側のＰ拡ｙｙ Ｉ＜ｉ ２６ｐをエミッタ、Ｎ形エピ
タキシャル層１５およびＮ＋埋込層１３をペース拡散領
域とし、基板１ノをコレクタとするバーチカル形の寄生
パイ号？−ラトランジスタＴｖにおけるペース領域に耐
埋込層１３の高濃度領域が存在するため、その電流増１
冨率ｈＦＥを十分に１より小さくできる。
Ｐ埋込層１４、ＰチャネルＭＯ８トランジスタ側に耐埋
込層１３を設けることにより、次のような改善がみられ
る。すなわち、第２図Ｆｇ＋において従来ラッチアップ
現象に大きく作用していたＰチャネルＭＯＳトランジス
タ側のＰ拡ｙｙ Ｉ＜ｉ ２６ｐをエミッタ、Ｎ形エピ
タキシャル層１５およびＮ＋埋込層１３をペース拡散領
域とし、基板１ノをコレクタとするバーチカル形の寄生
パイ号？−ラトランジスタＴｖにおけるペース領域に耐
埋込層１３の高濃度領域が存在するため、その電流増１
冨率ｈＦＥを十分に１より小さくできる。
従って、Ｐ＋拡散層２６ ｐをエミッタ、Ｎ形エピタキ
ンヤル層１５をベースとし、Ｐウェル領域１６をコレク
タとするラテラル形の寄生バイアｊ？−ラトランジスタ
Ｔｔ２の電流増幅率の方が・９−デカル形の寄生パイ号
？−ラトランソスタＴｖの電流増幅率よりも高くなり、
このラテラル形の寄生トランジスタＴＬ２がランチアッ
プ現象の原因として支配的となる。
ンヤル層１５をベースとし、Ｐウェル領域１６をコレク
タとするラテラル形の寄生バイアｊ？−ラトランジスタ
Ｔｔ２の電流増幅率の方が・９−デカル形の寄生パイ号
？−ラトランソスタＴｖの電流増幅率よりも高くなり、
このラテラル形の寄生トランジスタＴＬ２がランチアッ
プ現象の原因として支配的となる。
しかしながら、このＰ＋拡散層２６Ｐは拡散深さが浅く
、また通常、例えばリンを用いた高濃度Ｏｔｙ形チャネ
ルカット層２２がこのラテラルラ［ユ害生トランソスタ
Ｔｊ２のベースに存在するため、この寄生トランジスタ
Ｔｔ２の丁攬流増幅率を容易に１以下にすることができ
る。
、また通常、例えばリンを用いた高濃度Ｏｔｙ形チャネ
ルカット層２２がこのラテラルラ［ユ害生トランソスタ
Ｔｊ２のベースに存在するため、この寄生トランジスタ
Ｔｔ２の丁攬流増幅率を容易に１以下にすることができ
る。
一方、ＮチャネルＭＯ８ｒランノスメ側には、耐拡散層
２６Ｎをエミッタ、Ｐウェル領域１６をベース、Ｎ形エ
ピタキシャル層１５をコレクタとする寄生ラテラルトラ
ンジスタＴｔ１が形成されるが、このラテラルトランジ
スタＴＡ、の電流増幅率も上記ラテラルトランジスタＴ
ｔ２の場合と同様ペースとなる部位に存在するＰ形チャ
ネルカット層２３により、１以下に抑えこむことは容易
である。
２６Ｎをエミッタ、Ｐウェル領域１６をベース、Ｎ形エ
ピタキシャル層１５をコレクタとする寄生ラテラルトラ
ンジスタＴｔ１が形成されるが、このラテラルトランジ
スタＴＡ、の電流増幅率も上記ラテラルトランジスタＴ
ｔ２の場合と同様ペースとなる部位に存在するＰ形チャ
ネルカット層２３により、１以下に抑えこむことは容易
である。
従って、ラッチアップ現象の発生条件であるＮチャネル
ＭＯ８）ランジスク側の寄生パイポーラトランジスタと
Ｐチャネル１．１０Ｓ トランジスタ側の寄生パイポー
ラトランジスタとの電流増幅率の積が１以上という条件
が満たされず、ラッチ現象を防止できる。
ＭＯ８）ランジスク側の寄生パイポーラトランジスタと
Ｐチャネル１．１０Ｓ トランジスタ側の寄生パイポー
ラトランジスタとの電流増幅率の積が１以上という条件
が満たされず、ラッチ現象を防止できる。
また、仮に、チャネルカンｌ−Ｊ脅２２ 、２ 、？を
形成しないことなどにより、チャネルカット、ｌフ２２
，２３の効呆が薄く、ラテラルトランノスタ”１ ＋
Ｔｔ２の電流増幅率が１より大きくなり、上述のラッチ
アップ発生灸件が満たされた場合でちっても、低抵抗の
？埋込Ｊｉ１３およびＰ＋埋込層１４の存在により、Ｐ
ウェル領域１６およびＮ形エピタギシャル１層１５の等
価的な寄生抵抗が従来よりも１桁〜２桁程度低くなる。
形成しないことなどにより、チャネルカット、ｌフ２２
，２３の効呆が薄く、ラテラルトランノスタ”１ ＋
Ｔｔ２の電流増幅率が１より大きくなり、上述のラッチ
アップ発生灸件が満たされた場合でちっても、低抵抗の
？埋込Ｊｉ１３およびＰ＋埋込層１４の存在により、Ｐ
ウェル領域１６およびＮ形エピタギシャル１層１５の等
価的な寄生抵抗が従来よりも１桁〜２桁程度低くなる。
これにより、サージ電流が外部より入力した場合でも寄
生ラテラルトランジスタＴｔ１．Ｔｔ２のベース、エミ
ッタ間に発生する電位差が極めて小さくなり、ラッチア
ップを効果的に防止できる。
生ラテラルトランジスタＴｔ１．Ｔｔ２のベース、エミ
ッタ間に発生する電位差が極めて小さくなり、ラッチア
ップを効果的に防止できる。
加して、第２図（ｇ）の装置ではＮ形エピタキシャル居
１５およびＰウェル領域１６内に、Ｎ＋埋込層１３およ
びＰ＋ Ｗ地層ノ４に連結し且つそれぞれ正電源−およ
び接地電源に接続された？電流域り出し部１８およびＰ
＋電流取り出し部１９が形成されている。これにより、
例えばＰウェル領域１６に注入されたサージ電流は、Ｐ
電流域り出し部１９からだけでな（、Ｐウェル領域１６
の底部となるように広い領域に渡って形成さＩｔたＰ＋
埋込層１４からも吸収され効果的である。
１５およびＰウェル領域１６内に、Ｎ＋埋込層１３およ
びＰ＋ Ｗ地層ノ４に連結し且つそれぞれ正電源−およ
び接地電源に接続された？電流域り出し部１８およびＰ
＋電流取り出し部１９が形成されている。これにより、
例えばＰウェル領域１６に注入されたサージ電流は、Ｐ
電流域り出し部１９からだけでな（、Ｐウェル領域１６
の底部となるように広い領域に渡って形成さＩｔたＰ＋
埋込層１４からも吸収され効果的である。
同様のことはＰチャネルＭＯ８）ランノスタ側でも言え
、素子領域における等価的な寄生抵抗を極めて小さくで
きる。
、素子領域における等価的な寄生抵抗を極めて小さくで
きる。
また、上記実施例に示した製造方法によれば、上記のよ
うに優れたラッチアップ防止機能を有するＣＭＯ８型の
半導体装置を能率的に製造できる。
うに優れたラッチアップ防止機能を有するＣＭＯ８型の
半導体装置を能率的に製造できる。
尚、上記実施例では、半導体基板１ノとしてＰ形のもの
を用いる場合を示したが、例えばＮ形の半導体基板を用
いて、このＮ形の基板上にＮ形のエピタキシャル層を形
成し、以下上記実施例と同様にして装置を製造してもよ
い。
を用いる場合を示したが、例えばＮ形の半導体基板を用
いて、このＮ形の基板上にＮ形のエピタキシャル層を形
成し、以下上記実施例と同様にして装置を製造してもよ
い。
また、上記実施例と各部の導電形を全く逆形にして形成
してもよい。
してもよい。
以上のように本発明によれば、上記のように優れたラッ
チアップ防止機能を有するＣＭＯ３型の半導体装置を提
供できると共にその能率的な製造方法を提供することが
できる。
チアップ防止機能を有するＣＭＯ３型の半導体装置を提
供できると共にその能率的な製造方法を提供することが
できる。
第１図は従来の半導体装置の断面構造を示す図、第２図
は本発明の一実施例に係る半導体装置の断面構造を製造
工程順に示す図である。 １１・・・半導体基板、１３・・・虻埋込層、１４・・
・Ｐ＋埋込層、１５・・・エピタキシャル層、１６・・
・Ｐウェル領域、１８・・・Ｎ＋電電流り出し部、１９
・・・Ｐ″−電流域）出し部、２４・・・フィールド酸
化膜、２５Ｆ、２５Ｎ・・・ダート電極、２６ｐ・・・
Ｐ４−拡散層、２６Ｎ・・・Ｎ” 拡散Ｍ、２７・・・
パシベーション膜。
は本発明の一実施例に係る半導体装置の断面構造を製造
工程順に示す図である。 １１・・・半導体基板、１３・・・虻埋込層、１４・・
・Ｐ＋埋込層、１５・・・エピタキシャル層、１６・・
・Ｐウェル領域、１８・・・Ｎ＋電電流り出し部、１９
・・・Ｐ″−電流域）出し部、２４・・・フィールド酸
化膜、２５Ｆ、２５Ｎ・・・ダート電極、２６ｐ・・・
Ｐ４−拡散層、２６Ｎ・・・Ｎ” 拡散Ｍ、２７・・・
パシベーション膜。
Claims (5)
- （１）半導体基板と、この基板上の異なる領域に形成さ
れた高濃度で第１導電形の第１埋込層および高濃度で第
２導電形の第２埋込層と、上記基板上に形成された第１
導電形のエピタキシャル層と、上記第２埋込層上の上記
エピタキシャル層に第２埋込層と接するように形成され
た第２導電形のウェル領域と、上記第１埋込層上のエピ
タキシャル層内忙形成された高濃度で第１等電形の第１
電流取出し部と、上記ウェル領域内に形成された高濃度
で第２導電形の第２１匡流取出し部と、このウェル領域
の表面領域に所定間隔離間して形成された１対の第１導
電形の第１拡散層と、上記第１埋込層上のエピタキシャ
ル層の表面領域−所定間隔離間して形成された１対の第
２導電形の第２拡散層と、上記ウェル領域の第１拡散層
間上にダート絶縁膜を介して形成された第１ダート電極
と、上記エピタキシャル領域の第２拡散層間上にケ゛−
トＫＡｆ、汝１ｉ、１３１を介して形成された第２ゲー
ト電極とを具（オｉｉ したことを特徴とする半導体装
置。 - （２）上記第１導電形の第１電流取出し部は、上記第１
埋込層と連結している仁とを特徴とする特許請求の範囲
第１項記載の半導体装置。 - （３）上記第２導電形の第２電流取出し部は、上記第２
埋込層と連結していることを特徴とする特許請求の範囲
第１項または第２項、１ピ載の半導体装置。 - （４）上記第１導電形の第１電流取出し部は、上記第２
拡散層が逆バイアスされる向きの電源に接続され、上記
第２導電形の第２電流取出し部は上記第１拡散層が逆バ
イアスされる向きの電源にそれぞれ接続されていること
を特徴とする特許請求の範囲第１項乃至第３項いずれか
記載の半導体装置。 - （５）半導体基板の互いに異なる領域に高Ｇａ度の第１
導電形の第１埋込層および高濃度の第２尋電形の第２埋
込層を９４択的に形成する工程と、。 上記半導体基板上に第１導電形のエピタキシャル層を形
成する工程と、上記第２埋込層上にこの埋込１層を底部
とする第２ ；、７ ｆｆｉ形の第２ウエル領域を形成
する工程と、上記第１ ！＋Ｉ↓込層上のエピタキシャ
ル層に高濃度で第１導電形の第１電流取出し部を形成す
る工程と、上記第２埋込層上のウェル領域に高濃度で第
２導電形の第２電流取出し部を形成する工程と、上記第
１狸込層上オよび上記ウェル領域上のエビタギシャルｎ
上の所定の部位にケ゛−ト絶縁膜を介してダート電極を
形成する工程と、これらのり°゛−ト電極マスクの１部
として上記第１埋込層上のエピタキシャル層上に所定間
隔１シ１ｃ間した１対の第２導／Ｆｆ形の第２拡散層を
、上記第２埋込層上のウェル領域に所定間隔離間した１
対の第１導電形のｍ １拡散層をそれぞれ形成する工程
とを具備したことを特徴とする半導体装＋ｆ／、１．の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58168745A JPS6059771A (ja) | 1983-09-13 | 1983-09-13 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58168745A JPS6059771A (ja) | 1983-09-13 | 1983-09-13 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6059771A true JPS6059771A (ja) | 1985-04-06 |
| JPH0312471B2 JPH0312471B2 (ja) | 1991-02-20 |
Family
ID=15873625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58168745A Granted JPS6059771A (ja) | 1983-09-13 | 1983-09-13 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6059771A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5086006A (en) * | 1984-12-11 | 1992-02-04 | Seiko Epson Corporation | Semiconductor device and method of production |
| US5190886A (en) * | 1984-12-11 | 1993-03-02 | Seiko Epson Corporation | Semiconductor device and method of production |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5987850A (ja) * | 1982-11-11 | 1984-05-21 | Matsushita Electronics Corp | 半導体装置 |
| JPS59222957A (ja) * | 1983-06-02 | 1984-12-14 | Matsushita Electronics Corp | 半導体装置 |
-
1983
- 1983-09-13 JP JP58168745A patent/JPS6059771A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5987850A (ja) * | 1982-11-11 | 1984-05-21 | Matsushita Electronics Corp | 半導体装置 |
| JPS59222957A (ja) * | 1983-06-02 | 1984-12-14 | Matsushita Electronics Corp | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5086006A (en) * | 1984-12-11 | 1992-02-04 | Seiko Epson Corporation | Semiconductor device and method of production |
| US5190886A (en) * | 1984-12-11 | 1993-03-02 | Seiko Epson Corporation | Semiconductor device and method of production |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0312471B2 (ja) | 1991-02-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0110313B1 (en) | Semiconductor integrated circuit device and a method for manufacturing the same | |
| JP2660056B2 (ja) | 相補型ｍｏｓ半導体装置 | |
| JPS6080267A (ja) | 半導体集積回路装置の製造方法 | |
| JPH0510828B2 (ja) | ||
| JPS6273655A (ja) | 高度にプレ−ナ化した集積回路構造 | |
| JPH0628298B2 (ja) | Ｃｍｏｓ ｆｅｔ及びその製造方法 | |
| JPH0348457A (ja) | 半導体装置およびその製造方法 | |
| JP3400891B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JPH09246403A (ja) | 半導体装置の製造方法 | |
| JPS60163452A (ja) | バイポーラデバイスおよび電界効果デバイスを有する集積回路およびその製造方法 | |
| JPS58170048A (ja) | 半導体装置 | |
| US5350939A (en) | Semiconductor device and method of manufacturing thereof | |
| US5834811A (en) | Salicide process for FETs | |
| JPS6072255A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPS6059771A (ja) | 半導体装置およびその製造方法 | |
| JPH02101747A (ja) | 半導体集積回路とその製造方法 | |
| GB2314680A (en) | Semiconductor device with triple well structure | |
| JPH05102475A (ja) | 半導体装置とその製造方法 | |
| JP3443069B2 (ja) | 半導体装置の製造方法 | |
| JPS6244861B2 (ja) | ||
| JP3153358B2 (ja) | 半導体装置の製造方法 | |
| JPS6230363A (ja) | 半導体装置 | |
| US5008724A (en) | Semiconductor device | |
| JPH0358172B2 (ja) | ||
| JP3253712B2 (ja) | 半導体装置の製造方法 |