JPH0312473B2

JPH0312473B2 -

Info

Publication number: JPH0312473B2
Application number: JP59259135A
Authority: JP
Inventors: Yoshio Sakai; Toshiaki Masuhara
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-12-10
Filing date: 1984-12-10
Publication date: 1991-02-20
Also published as: JPS60143664A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、高集積、低消費電力の半導体メモリ
集積回路の構成法、特に相補型MOS半導体メモ
リ集積回路の構成法に関するものである。

〔発明の背景〕

従来、MOS半導体メモリ特にダイナミツクメ
モリは、単一の導電型のトランジスタのみより成
るMOSメモリであつた。ｐとｎチヤネルの異な
る導電型のトランジスタを組み合せた相補型メモ
リが知られていたが、スタテイツクメモリに用い
られていた。しかし、このうち前者は消費電力が
大きいという欠点がある。このため大規模なメモ
リ、たとえば65Kビツト以上にすると、主として
周辺の回路の消費電力のためチツプ温度が上昇
し、集積度が制限される。また、後者は、消費電
力が小さいが、ビツトあたりのセル面積が大き
く、大集積度が実現できない。特にダイナミツク
メモリには適さないと思われていた。

〔発明の目的〕

本発明の目的は、上記従来技術の欠点を改善
し、高集積化が可能で低消費電力の半導体メモリ
集積回路とその製造方法を提供することである。

〔発明の概要〕

本発明では、この目的を達成するために、周辺
回路のCMOSトランジスタで構成し、メモリ部
は単一の導電型のMOSトラジスタで構成するこ
とをを特徴としている。

〔発明の実施例〕

ＮチヤネルおよびＰチヤネルの絶縁ゲート電界
効果トランジスタを組合わせた相補形絶縁ゲート
電界効果トランジスタ（以下、CMOSトランジ
スタと略記する）は、１図に示されている構造を
有していた。即ち、ｎ形基板１にＰチヤネルトラ
ンジスタが形成され、Ｎチヤネルトランジスタは
基板１中に形成されたｐ形領域２に形成され、各
トランジスタの周囲には寄生MOSトランジスタ
を防ぐガードバンド（高濃度ｐ形領域３，４及び
高濃度ｎ形領域５，６）が形成されている。さら
にＮチヤネル、Ｐチヤネルの各トランジスタのチ
ヤネル長は約5μｍ以上と比較的長いものである。
従つて、上記の従来構造のCMOSトランジスタ
では集積回路を構成した場合に、その集積度が低
くなり、さらに、高速度化も難しい。上記ガード
バンドを除去するため、窒化シリコン膜を用いて
局所的に厚い酸化膜を形成する方法（以下、選択
酸化法と略記する）を用い、集積度を向上するこ
とは既に公知であるが（例えば、「電子材料」
1974年５月、P12〜P15）、さらに高集積化、高速
度化を図るためにはMOSトランジスタのチヤネ
ル長を短くすることが必要である。第１図に示さ
れている従来構造とCMOSトランジスタにおい
て、チヤネル長を例えば5μｍ以下と短くした場
合には、Ｐチヤネルトランジスタは不純物濃度が
約10¹⁵cm^-3と低いｎ形基板１上に形成されている
ため、ドレインからの電界がゲート酸化膜２１下
のチヤネル領域に影響をおよぼし、パンチスル現
象による耐圧低下やドレインからの電界によるし
きい値電圧V_thの低下がおこつてしまい、トラン
ジスタとしての動作が著しく損われてしまう。

第２図は本発明の第１の実施例であり、Ｎチヤ
ネル及びＰチヤネルMOSトランジスタはいずれ
も基板２２の不純物濃度（例えば10¹⁵cm^-3以下）
よりも高い不純物濃度（例えば10¹⁶cm^-3：なお、
ウエルの不純物濃度は実用上、大略５×10¹⁵〜５
×10¹⁶cm^-3程度の範囲内で素子の特性たとえば、
しきい電圧等によつて設計すれば良い。）を有す
るウエル２３，２４内に形成されている。従つ
て、各トランジスタにおいて、ドレインからの電
界のチヤネル領域に対する影響は小さくなり、各
トランジスタのチヤネル長を5μｍ以下にしても、
パンチスル現象による耐圧低下やしきい値電圧
V_thの低下は起こりにくくなる。さらに、各トラ
ンジスタは比較的高い不純物濃度を有するウエル
内にあるため、ウエル内の厚いフイールド酸化膜
３４，３５，３６のしきい値電圧も約20V以上に
なり、第１図に示す従来構造のようにガードバン
ドを形成しなくとも、寄生MOSトランジスタの
発生を防ぐことができる。第２図に示す構造の場
合、基板２２の導電形はその不純物濃度がウエル
２３，２４よりも低ければｎ形でもｐ形でもよ
い。Ｎチヤネル、ＰチヤネルMOSトランジスタ
のしきい値電圧は、ゲート酸化膜が1000Å以下に
薄くなつても、ウエルの不純物濃度を高くするこ
とにより容易にエンハンスメント形でその絶対値
を1V程度にすることが可能である。

第３図は本発明の第２の実施例である。第３図
に示すCMOSトランジスタは、不純物濃度が例
えば（２〜３）×10¹⁵cm^-3のｎ形基板に形成され
るものであり、Ｎチヤネルトランジスタは第２図
に示した第１の実施例と同じく、不純物濃度が
10¹⁶cm^-3程度のＰウエル４２内に形成されている
が、Ｐチヤネルでは、ソース、ドレイン４８，４
９が共に基板と同じ導電形で、不純物濃度が10¹⁶
cm^-3程度で基板よりも高いｎ形領域４３，４４で
囲まれている。この構造では、Ｎチヤネルトラン
ジスタは第２図と同じ構造を有するため、チヤネ
ル長を5μｍ以下に短かくできるが、Ｐチヤネル
トランジスタにおいても、ソースとドレインが共
に不純物濃度が10¹⁶cm^-3程度の比較的高い領域に
囲まれているために、ドレインからの電界による
耐圧低下やしきい値電圧の低下は少なくなり、チ
ヤネル長を5μｍ以下にできる。

第４図は本発明の第３の実施例であり、第３図
に示した実施例のＮチヤネルトランジスタとＰチ
ヤネルトランジスタの構造が入れかわつている。
即ち、不純物濃度が例えば10¹⁵cm^-3のｐ形基板８
０を用いて、Ｐチヤネルトランジスタは不純物濃
度が10¹⁶cm^-3程度の比較的高いウエル８３内に形
成され、Ｎチヤネルトランジスタはそのソース、
ドレイン８４，８５が共に不純物濃度が10¹⁶cm^-3
程度の比較的高いｐ形領域８１，８２に囲まれて
いる。このｐ形領域がドレインからの電界をシー
ルドすることによりＮチヤネルのチヤネル長を短
くできる。なお、低濃度ｐ形基板を用いているた
めには、Ｎチヤネルトランジスタの周囲にのみ寄
生MOSトランジスタ防ぐチヤネルストツパーで
ある高濃度ｐ形領域９３，９４を形成する必要が
ある。

以上説明した本発明の実施例に共通しているこ
とは、ＮチヤネルトランジスタとＰチヤネルトラ
ンジスタのチヤネル長をトランジスタの特性を損
うことなく短くするために、ソース、ドレインの
両者を各トランジスタの基板（ウエル内に形成さ
れているトランジスタであるならば、ウエル領域
を基板とみなす）と同じ導電形で、不純物濃度が
基板よりも高い領域によつて囲み、チヤネル領域
をドレインからの電界に対してシールドすること
である。

次に、本発明の各実施例の製造方法を説明す
る。第５図は第２図に示した第１の実施例の製造
工程を示す図である。まず、不純物濃度が10¹⁵cm
^-3以下のｎ形或はｐ形低濃度基板１１９を窒化シ
リコン膜をマスクとして選択酸化し、フイールド
酸化膜１２０を形成する（第５図Ａ）。次に、酸
化膜或はホトレジスト膜１２１をマスクとして、
Ｎチヤネルトランジスタが形成されるべき領域に
ほう素などのｐ形不純物を添加しｐウエル１２２
を形成する（第５図Ｂ）。同様にして、Ｐチヤネ
ルトランジスタが形成されるべき領域にりんやひ
素などのｎ形不純物を添加しｎウエル１２４を形
成する（第５図Ｃ）。その後、薄いゲート酸化膜
１２７，１２８を形成し、さらにその上にゲート
電極である多結晶シリコンやモリブデン１２５，
１２７を被着する（第５図Ｄ）。次に、酸化膜１
２９，１３０をマスクとしてりんやひ素などのｎ
形不純物を高濃度添加し、Ｎチヤネルトランジス
タのソース、ドレイン１３１，１３２を形成する
（第５図Ｅ）。次に酸化膜１３３をマスクとしてほ
う素などのｐ形不純物を高濃度添加し、Ｐチヤネ
ルトランジスタのソース、ドレイン１３５，１３
６及びＰウエル１２２への高濃度領域１３４を形
成する（第５図Ｆ）。なお、ドレインからの電界
によるしきい値電圧の変化を少なくするため、Ｎ
チヤネルトランジスタとＰチヤネルトランジスタ
のソース、ドレインの高濃度不純物領域の深さを
0.5μｍ以下にすることが望ましい。その後、表面
保護膜１３７を被着し、電極取出用の穴を開け、
最後に電極１３８，１３９，１４０，１４１を形
成する（第５図Ｇ）。なお、ｎウエルを形成する
には上記の方法とは異なる次の方法で形成するこ
ともできる。即ち、第５図の工程でほう素を添加
することによりｐウエル１２２を形成した後、ｎ
ウエルを形成することなく、ただちにゲート酸化
膜およびゲート電極を形成し、その後、Ｎチヤネ
ルトランジスタのソース、ドレイン領域１４３，
１４４を形成し、次に酸化膜１４５でＮチヤネル
トランジスタをおおい、Ｐチヤネルトランジスタ
のゲート電極１４７をマスクとして、Ｐチヤネル
トランジスタのソース、ドレインが形成されるべ
きところからｎ形不純物を充分深く拡散し、ゲー
ト酸化膜下においてソース・ドレイン間の不純物
分布が第６図Ａに示したごとくほぼ平坦になるよ
うにしてｎウエル１４６を形成する。なお、第６
図でａはドレイン端から拡散された不純物の分
布、ｂはソース端からのそれを、ｃは両者の合成
された不純物分布を示す。

（第５図Ｈ）。この時、ｎ形不純物としてりん
を用いると、りんの拡散係数がｐ形不純物である
ほう素よりも充分大きいために、ｎウエルは短い
熱処理時間で形成され、この間のｐウエルの熱処
理によるのびは小さくすることができる。次に高
濃度のｐ形不純物を拡散することによりＰチヤネ
ルトランジスタのソース、ドレイン１５０，１５
１を形成する（第５図Ｉ）。その後の工程は前記
の工程と全く同じである。このようなｎウエル形
成法では、ｎウエルがマスク合せ工程を必要とし
ない自己整合方式によつて形成されるため、前記
工程と比較してマスクに合わせ工程が１回少なく
有利である。このようなｎウエル形成法と類似し
た方法が公知となつているが（例えば特公昭48−
16033）、その従来例のゲート酸化膜下のソース、
ドレイン間の不純物分布は第６図Ａに示した本発
明における不純物分布と異なり、第６図Ｂ（なお、
図中の記号の意味は第６図Ａと同じである。）の
ように、ソース、ドレイン間の中央で不純物濃度
が低くなつているため、この不純物濃度が低い領
域上の厚いフイールド酸化膜下のしきい値電圧は
小さくなるため、素子間の分離が完全にできず素
子特性が著しく損われる。本発明のように第６図
Ａに示した不純物分布を有する場合には素子間の
分離は完全になされることになる。

第７図は第３図に示した第２の実施例の製造方
法である。ｐウエル１５５を形成する工程（第７
図Ａ，Ｂ）までは第５図に示した工程と同じであ
るが、ｐウエル１５５を形成した後、ｎ形高濃度
不純物を添加してＮチヤネルトランジスタのソー
ス、ドレイン１５７，１６０を形成し（第７図
Ｃ）、その後、ｎ形不純物をゲート電極１６２を
マスクとして添加し、熱拡散させることにより不
純物濃度が10¹⁶cm^-3と基板よりも高いｎ形領域１
６５，１６６を形成する（第７図Ｄ）。なお、こ
のｎ形領域１６５，１６６の拡散深さは、後の工
程でつくられるソース、ドレインよりも深くする
必要がある。次に、ｐ形不純物を高濃度添加する
ことによりＰチヤネルトランジスタのソース、ド
レイン１６９，１７０を形成する（第７図Ｅ）。
次に、表面保護膜１７５を被着し、電極取出し用
の穴を開け、最後に電極１７１，１７２，１７
３，１７４を形成する（第７図Ｆ）。

第８図は第４図に示した第３の実施例の製造方
法の一部を示すものである。第４図に示した第３
の実施例は第３図に示した実施例のＮチヤネルト
ランジスタとＰチヤネルトランジスタの構造が入
れかわつたものであるため、第３の実施例の製造
方法は第７図に示した第２の実施例の製造方法に
おいて、ｎ形不純物とｐ形不純物をいれかえるだ
けでほぼ同じである。ただし、第３の実施例では
Ｎチヤネルトランジスタの周囲にチヤネルストツ
パーである高濃度ｐ形領域を形成する必要がある
ため、第８図に示すように、窒化シリコン膜１８
９、ホトレジスト膜１９０をマスクとしてｐ形不
純物を添加してチヤネルストツパー１９１を形成
し、（第８図Ａ）、その後の工程は上述のように第
７図に示した工程と同じである。なお、第３の実
施例においてＰチヤネルトランジスタはｎウエル
内に形成されるが、ｎウエルの形成方法として、
上述の第７図のｐウエルと同じ形成法以外に第８
図Ｂ以下の工程に示すように、Ｎチヤネルトラン
ジスタを形成した後、ｎウエルを形成するためｎ
形不純物としてりんを用い、ゲート電極２０２を
マスクとしてりんを充分深く拡散し、第５図Ｈ，
Ｉの工程で述べたようにゲート酸化膜下において
ソース・ドレイン間の不純物分布が第６図Ａに示
したようにほぼ平坦になるようにしてｎウエルを
形成する（第８図Ｅ）。この場合、拡散速度の大
きいりんを不純物として用いているため、ｐ形領
域１９３，１９６の不純物分布を大きく変えるこ
となく短い熱処理時間でｎウエル２０５を形成で
きる。その後、ｐ形不純物を高濃度添加し、Ｐチ
ヤネルトランジスタのソース、ドレイン２０７，
２０８を形成し（第８図Ｆ）、表面保護膜２１４
を被着し、最後に電極２１０，２１１，２１２，
２１３を形成する（第８図Ｇ）。

以上説明してきた各種構造の製造方法に共通な
特徴点は、Ｎチヤネル、Ｐチヤネルトランジスタ
が形成されるウエル領域がいずれも、フイールド
酸化膜の選択成長の後に、フイールド酸化膜の窓
から不純物を添加することによつて形成されるこ
とである。第９図Ａはフイールド酸化膜を形成し
た状態、Ｂ，Ｃ，Ｄは各々フイールド酸化膜の窓
を通して不純物を添加する状態を示す図である。
これはウエルがマスク合せ工程を必要としないで
自己整合的に形成されることを意味し、マスク合
せのためのパターン設計上の余裕を取る必要がな
いため、CMOSトランジスタの面積を小さくで
き、高集積化することが可能となる。さらに、ウ
エルがフイールド酸化膜を形成するための酸化工
程後に形成されるということは、酸化時における
不純物の再分布が避けられウエル内の不純物濃度
を制御しやすくしている。これに反し、従来のウ
エルの形成法では、第９図Ｅ，Ｆ，Ｇの工程図に
示すごとく、ウエル１０２を最初に形成した後、
選択酸化のマスクとなる窒化シリコン膜１０４が
ウエル内に正確に位置するようにマスク合せをお
こない、その後、厚いフイールド酸化膜１０５を
形成する。このようなウエル形成法ではウエル形
成のためのパターン設計上のマスク合せの余裕
（第９図Ｆにおける×）が必要であり、CMOSト
ランジスタの面積を大きくし、さらに、フイール
ド酸化膜形成時にウエル内の不純物の再分布がお
こり、不純物濃度の制御性即ちトランジスタのし
きい値電圧の制御性を悪くすることになる。

以上述べてきた構造を有するチヤネル長の短い
CMOSトランジスタをダイナミツクメモリの周
辺回路に用いた例について説明する。10図、11図
はその実施例を示す断面図であり、メモリセルは
蓄積容量とスイツチングトランジスタ（転送ゲー
ト）より成る1MOSトランジスタ形である。すな
わち、このメモリセルは、多結晶シリコン２７
８，２９９の直下に形成される反転層容量と、多
結晶シリコンにより形成される転送電極２７９，
３００およびデータ線となる拡散層２６９，２８
９より成つている。又、メモリセルは基板２６０
より高不純物濃度のウエル２６８，２８３に設け
られている。周辺回路を形成するCMOSトラン
ジスタは、第３図に示した構造を有し、チヤネル
長が短くできるようになつている。このように、
メモリセルを1MOSトランジスタ形として、周辺
回路をCMOSトランジスタとすることにより、
集積度を低下させることなくメモリの消費電力を
小さくすることができる。

第１０図、１１図に示した各構造の特徴を述べ
る。第１０図、１１図に示した実施例の構造で
は、周辺回路のCMOSトランジスタはこれまで
に示したものと同じであるが、Ｐチヤネルトラン
ジスタより成るメモリセル部は、低濃度基板２６
０，２８０につくられたｎウエル２６３，２８３
内に形成されている。ｎウエル内の不純物濃度は
基板２６０，２８０よりも高いため、転送電極２
７９，３００のチヤネル長を短くできる。転送電
極下のしきい値電圧をエンハンスメント形の約−
1Vにするため、転送電極２７９，３００を形成
している多結晶シリコンは高濃度ｐ形不純物が添
加されている。第１０図と第１１図の違いは蓄積
電極２７８，２９９を形成している多結晶シリコ
ンは、第１０図ではｎ形不純物が高濃度添加され
ており、第１１図ではｐ形不純物が高濃度添加さ
れていることである。

上記のメモリ構造は前記のウエル形成法に従い
第１２図のような製造工程で作ることができる。
第１２図は第１０図、１１図に示したメモリ構造
を作るための製造工程図である。基板３２３中に
ｐウエル３２５、ｎウエル３２８を形成する（第
１２図Ａ，Ｂ，Ｃ）。次にゲート酸化膜３３４を
形成し、その後、第１層目の多結晶シリコンを被
着する。ここで、第１０図に示したメモリ構造を
形成する場合には、第１２図Ｄに示すようにＮチ
ヤネルトランジスタおよびメモリセル上の多結晶
シリコン３３１，３３３のみｎ形不純物を高濃度
添加する。一方、第１１図に示したメモリ構造を
形成する場合には、第１２図Ｊに示すようにＰチ
ヤネルトランジスタとメモリセル上の多結晶シリ
コン３４６にｐ形不純物を高濃度添加する。その
後、メモリセル部にのみ酸化膜３３５を形成し、
ホトエツチングによつて多結晶シリコンにパター
ンを形成して、ゲート電極３３６，３３７、蓄積
電極３５１を形成する（第１２図Ｅ）。次に薄い
酸化膜３４９を形成した後、第２層目の多結晶シ
リコンを被着して転送電極３５０を形成する（第
１２図Ｆ）。次に酸化膜３３８でＰチヤネルトラ
ンジスタとメモリセル部をおおい、ｎ形不純物を
高濃度添加してＮチヤネルトランジスタのソー
ス、ドレイン３３９を形成する（第１２図Ｇ）。
次に酸化膜３４０でＮチヤネルトランジスタをお
おい、ｐ形不純物を高濃度添加してｐウエル３２
５内のｐ形高濃度層３４１、Ｐチヤネルトランジ
スタのソース、ドレイン３４２およびデータ線３
４３を形成する（第１２図Ｈ）。次に表面保護膜
３４４を被着し、最後に電極３４５を形成する
（第１２図Ｉ）。なお、第１２図において第２層目
の多結晶シリコンを用いてＮチヤネル、Ｐチヤネ
ルトランジスタのゲート電極３３６，３３７を形
成してもほぼ第１２図に示す工程と同じ工程でメ
モリ構造が実現できる。

〔発明の効果〕以上、本発明の内容としてCMOSトランジス
タを周辺回路として用いたダイナミツクメモリの
構造とその製法を説明したが、本発明によつてダ
イナミツクメモリを大規模集積化した場合にその
集積度と消費電力は大幅に改善されることにな
る。

【図面の簡単な説明】

第１図は従来のCMOSトランジスタの断面図
であり、第２図、第３図、第４図は本発明による
新らしいCMOSトランジスタの断面図であり、
第５図、第６図、第７図、第８図、第９図は本発
明によるCMOSトランジスタの製造方法とその
内容を示す図であり、第１０図、第１１図は本発
明によるCMOSトランジスタをダイナミツクメ
モリに適用した例を示す図であり、第１２図は第
１０図、第１１図に示したメモリ構造の製造工程
を示す図である。各記号は各々次のものを示す。１，２２，４
１，８０，１１９，１８２，１８８，１０１，２
６０，２８０，３０１，３２３：半導体基板、
２，２４，４２，８１，８２，１０２，１０８，
４０１，４０２，４０３，１２２，１４２，１５
５，１９３，２５１，２８１，３０４，３２５：
ｐ形不純物領域、２３，４３，４４，８３，１２
４，１４６，１６５，１６６，２０５，２５２，
２６２，２６３，２８３，２８２，３０６，３２
８，３２９：ｎ形不純物領域、３，４，９，１
０，２５，２８，２９，４５，４８，４９，９
３，９４，８６，８８，１３４，１３５，１３
６，１４８，１５０，１５１，１６７，１６９，
１７０，１９１，２０７，２０８，２５６，２５
７，２５８，２８４，２８７，２８８，２８９，
３１８，３１９，３４２，３４３：ｐ形高濃度不
純物領域、７，８，５，６，２６，２７，４６，
４７，８４，８５，８８，１３１，１３２，１４
３，１４４，１５７，１６０，２００，２０１，
２０３，２８５，２８６，３２２，３３９：ｎ形
高濃度不純物領域、２０，２１，３１，３３，５
１，５３，８９，９２，１０３，１２６，１２
８，１５８，１６１，１９４，１９８，２７３，
２７６，２９３，２９７，３１０，３１４，３３
４，３４９：薄い酸化膜、１１，１２，３０，３
２，５０，５２，９０，９１，１２５，１２７，
１５９，１６２，１９５，１９７，２６１，２６
５，２６８，２６９，２７２，２７５，２７８，
２７９，２９２，２９６，２９９，３００，３０
７，３０８，３１２，３１３，３５２，３１５，
３６０，３３１，３３２，３３３，３３６，３３
７，３４６，３４７，３５０，３５１，４０４，
４０５：多結晶シリコン、１４，１３，１５，３
４，３５，３６，５４，５５，５６，９５，１０
５，１０７，１２０，１５３，１９２，２７０，
２９０，３０２，３２４：厚い酸化膜、１０４，
１８９：窒化シリコン膜、１００，１２３，１３
０，１３３，１４５，１４９，１５４，１６３，
１６４，１６８，１９０，１９９，２０２，２０
４，２０６，２０９，３０３，３０５，３０９，
３２６，３２７，３３０，３３８，３４０，３４
８：不純物添加時のマスク絶縁物、３１１，３１
６，３３５：酸化膜、１３７，１７５，２１４，
３２０，３４４：表面保護膜、１６，１７，１
８，１９，３７，３８，３９，４０，５７，５
８，５９，６０，９６，９７，９８，９９，１３
８，１３９，１４０，１４１，１７１，１７２，
１７３，１７４，２１０，２１１，２１２，２１
３，２７１，２７４，２７７，２９１，２９４，
２９５，２９８，３２１，３４５：電極。

Claims

【特許請求の範囲】１Ｎチヤンネル絶縁ゲート電界効果トランジス
タとＰチヤンネル絶縁ゲート電界効果トランジス
タとから構成された相補形絶縁ゲート電界効果ト
ランジスタを周辺回路として用い、蓄積容量と転
送電極とデータの入出力部とからなるメモリセル
によつてメモリ部が構成されてなり、上記メモリセルは半導体基板より不純物濃度の
高い領域内に形成されてなることを特徴とする半
導体メモリ集積回路。２上記メモリセルにおいて、上記入出力部はｐ
型不純物導入領域からなり、メモリセルのスイツ
チングトランジスタがＰチヤンネル絶縁ゲート電
界効果トランジスタからなることを特徴とする特
許請求の範囲第１項記載の半導体メモリ集積回
路。３上記ＮチヤンネルおよびＰチヤンネル絶縁ゲ
ート電界効果トランジスタのうちの一方の少なく
ともソース、ドレイン領域は、半導体基板とは逆
の導電形を有する領域内に形成され、他方の少な
くともソース、ドレイン領域は、上記半導体基板
と同一の導電形を有し、かつ、不純物濃度が上記
基板より高い領域内に形成されてなることを特徴
とする特許請求の範囲第２項記載の半導体メモリ
集積回路。４Ｎチヤンネル絶縁ゲート電界効果トランジス
タとＰチヤンネル絶縁ゲート電界効果トランジス
タをそなえ、両者の絶縁ゲート電界効果トランジ
スタのうちの一方の少なくともソース、ドレイン
領域は、半導体基板とは逆の導電形を有する領域
内に形成され、他方の少なくともソース、ドレイ
ン領域は、上記半導体基板と同一の導電形を有
し、かつ、不純物濃度が上記基板より高い領域内
に形成されてある相補形絶縁ゲート電界効果トラ
ンジスタを周辺回路に用い、蓄積容量と転送電極
とデータの入出力部とからなるメモリセルによつ
てメモリ部が構成されてなることを特徴とする半
導体メモリ集積回路。