JPS60143664A - 半導体メモリ集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、高集積、低消費電力の半導体メモリ集積回路
の構成法、特に相補型ＭＯ８半導体メモリ集積回路の構
成法に関するものである。

〔発明の背景〕

従来、ＭＯ８半導体メモリ特にダイナミックメモリは、
単一の導電型のトランジスタのみより成るＭＯＳメモリ
であった。ｐとｎチャネルの異なる導電型のトランジス
タを組み合せた相補型メモリが知られていたが、スタテ
ィックメモリに用いられていた。しかし、このうち前者
は消費電力が大きいという欠点がある。このため大規模
なメモリ、たとえば６５にビット以上にすると、主とし
て周辺の回路の消費電力のためチップの温度が上昇し、
集積度が制限される。また、後者は、消費電力が小さい
が、ビットあたりのセル面積が大きく、大集積度が実現
できない。特にダイナミックメモリには適さないと思わ
れていた。

〔発明の目的〕

本発明の目的は、上記従来技術の欠点を改善し、高集積
化が可能で低消費電力の半導体メモリ集積回路とその製
造方法を提供することである。

〔発明の概要〕

本発明では、この目的を達成するために、周辺回路をＣ
ＭＯ８）−ランジスタで構成し、メモリ部は単一の導電
型のＭｏＳトランジスタで構成す、ることをを特徴とし
ている。

〔発明の実施例〕

ＮチャネルおよびＰチャネルの絶縁ゲート電界効果トラ
ンジスタを組合わせた相補形絶縁ゲート電界効果トラン
ジスタ（以下、ＣＭＯＳトランジスタと略記する）は、
１図に示されている構造を有していた。即ち、ｎ形基板
ｌにＰチャネルトランジスタが形成され、Ｎチャネルト
ランジスタは基板１中に形成されたｐ影領域２に形成さ
れ、各トランジスタの周囲には寄生ＭＯ８＋−ランジス
タを防ぐガートバンド（高濃度ｉ影領域３，４及び高濃
度ｎ影領域５，６）が形成されている。さらにＮチャネ
ル、Ｐチャネルの各１〜ランジスタのチャネル長は約５
μｍ以上と比較的長いものである。

従って、上記の従来構造のＣＭＯ８Ｉ−ランジスタでは
集積回路を構成した場合に、その集積度が低くなり、さ
らに、高速度化も難しい。上記ガートバンドを除去する
ため、窒化シリコン膜を用いて局所的に厚い酸化膜を形
成する方法（以下、選択酸化法と略記する）を用い、集
積度を向−ヒすることは既に公知であるが（例えば、「
電子材料」１９７４年５月、Ｐ１２〜Ｐ１５）、さらに
高集積化、高速度化を図るためにはＭＯ８＋−ランジス
タのチャネル長を短くすることが必要である。第３− １図に示されている従来構造のＣＭＯＳトランジスタに
おいて、チャネル長を例えば５μｍ以下と短くした場合
には、Ｐチャネルトランジスタは不純物濃度が約１０１
５ｃｍ　”−３と低いｎ形基板ｌ上に形成されているた
め、ドレインからの電界がゲート酸化膜２１下のチャネ
ル領域に影響をおよぼし、パンチスル現象による耐圧低
下やドレインからの電界によるしきい値電圧Ｖ　の低下
がおこってしまい、トランジスタとしての動作が著しく
損われてしまう。

牟妙零唸由遥Ｈ 第２図は本発明の第１の実施例であり、Ｎチャネル及び
ＰチャネルＭｏＳトランジスタはいずれも基板２２の不
純物濃度（例えば１０１１０ｌ５以下）よりも高い不純
物濃度（例えば１０１８ｃｍ’：なお、ウェルの不純物
濃度は実用上、大略５　Ｘ　１０１５〜５　Ｘ　１０１
６ｃｍ−３程度の範囲内で素子の特性たとえば、しきい
電圧等によって設計すれば良い。）を有するウェル２３
，２４内に形成されている。従って、各トランジスタに
おいて、ドレインからの４− 電界のチャネル領域に対する影響は小さくなり、各トラ
ンジスタのチャネル長を５μｍ以下にしても、パンチス
ル現象による耐圧低下やしきい値電圧Ｖ　の低下は起こ
りにくくなる。さらに、各１〜ランジスタは比較的高い
不純物濃度を有するウェル内にあるため、ウェル内の厚
いフィールド酸化膜３４，３５．３６のしきい値電圧も
約２０Ｖ以上になり、第１図に示す従来構造のようにガ
ートバンドを形成しなくとも、寄生ＭＯＳトランジスタ
の発生を防ぐことができる。第２図に示す構造の場合、
基板２２の導電形はその不純物濃度がウェル２３，２４
よりも低ければｎ形でもｐ形でもよい。Ｎチャネル、Ｐ
チャネルＭＯＳトランジスタのしきい値電圧は、ゲート
酸化膜が１００ＯＪＬ以下に薄くなっても、ウェルの不
純物濃度を高くすることにより容易にエンハンスメント
形でその絶対値を１ｖ程度にすることが可能である。

第３図は本発明の第２の実施例である。第３図に示すＣ
ＭＯＳトランジスタは、不純物濃度が例えば（２〜３）
　Ｘ　１０１５ｃｍ−３のｎ形基板に形成されるもので
あり、Ｎチャネルトランジスタは第２図に示した第１の
実施例と同じく、不純物濃度が１０”ｃｍ−３程度のＰ
ウェル４２内に形成されているが、Ｐチャネルでは、ソ
ース、ドレイン４８゜４９が共に基板と同じ導電形で、
不純物濃度が１０１６ｃｍ−３程度で基板よりも高いｎ
影領域４３゜４４で囲まれている。この構造では、Ｎチ
ャネルトランジスタは第２図と同じ構造を有するため、
チャネル長を５μｍ以下に短かくできるが、Ｐチャネル
トランジスタにおいても、ソースとドレインが共に不純
物濃度が１０１６Ｃ１ｕ−３程度の比較的高い領域に囲
まれているために、ドレインからの電界による耐圧低下
やしきい値電圧の低下は少なくなり、チャネル長を５μ
ｍ以下にできる。

第４図は本発明の第３の実施例であり、第３図に示した
実施例のＮチャネルトランジスタとＰチャネルトランジ
スタの構造が入れかわっている。

即ち、不純物濃度が例えば１０１５ｃｍ−３のＰ形基板
８０を用いて、Ｐチャネルトランジスタは不純物濃度が
１０１６ＣＩ１１−３程度の比較的高いウェル８３内に
形成され、Ｎチャネルトランジスタはそのソース、ドレ
イン８４．８５が共に不純物濃度が１０１６ｃｍ−３程
度の比較的高いｐ影領域８１．８２に囲まれている。こ
のＰ影領域がドレインからの電界をシールドすることに
よりＮチャネルのチャネル長を短くできる。なお、低濃
度Ｐ形基板を用いているためには、Ｎチャネルトランジ
スタの周囲にのみ寄生ＭＯＳトランジスタを防ぐチャネ
ルストッパーである高濃度ｐ影領域９３．９４を形成す
る必要がある。

以上説明した本発明の実施例に共通していることは、Ｎ
チャネルトランジスタとＰチャネルトランジスタのチャ
ネル長をトランジスタの特性を損うことなく短くするた
めに、ソース、ドレインの両者を各トランジスタの基板
（ウェル内に形成されているトランジスタであるならば
、ウェル領域を基板とみなす）と同じ導電形で、不純物
濃度が基板よりも高い領域によって囲み、チャネル領域
をドレインからの電界に対してシールドすることである
。

７− 次に、本発明の各実施例の製造方法を説明する。

第５図は第２図に示した第１の実施例の製造工程を示す
図である。まず、不純物濃度が１０１５ｃｍ−３以下の
ｎ形成はＰ形低濃度基板１１９を窒化シリコン膜をマス
クとして選択酸化し、フィールド酸化膜１２０を形成す
る（第５図Ａ）。次に、酸化膜或はホトレジスト膜１２
１をマスクとして、Ｎチャネルトランジスタが形成され
るべき領域にほう素などのｐ彫工細物を添加しｐウェル
１２２を形成する（第５図Ｂ）。同様にして、・Ｐチャ
ネルトランジスタが形成されるべき領域にりんやひ素な
どのｎ彫工細物を、−加しｎウェル１２４を形成する（
第５図Ｃ）。その後、薄いゲート酸化膜１２７．１２８
を形成し、さらにその上にゲート電極である多結晶シリ
コンやモリブデン１２５゜１２７を被着する（第５図Ｄ
）。次に、酸化膜１２９．１３０をマスクとしてりんや
ひ素などのｎ彫工細物を高濃度添加し、Ｎチャネルトラ
ンジスタのソース、ドレイン１３１，１３２を形成する
（第５図Ｅ）。次に酸化膜１３３をマスクとし８− てほう素などのｐ彫工細物を高濃度添加し、Ｐチャネル
トランジスタのソース、ドレイン１３５゜１３６及びｐ
ウェル１２２への高濃度領域１３４を形成する（第５図
Ｆ）。なお、ドレインからの電界によるしきい値電圧の
変化を少なくするため、ＮチャネルトランジスタとＰチ
ャネルトランジスタのソース、ドレインの高濃度不純物
領域の深さを０．５μｍ以下にすることが望ましい。そ
の後、表面保護膜１３７を被着し、電極取出用の穴を開
け、最後に電極１３８，１３９，１４０，１４１を形成
する（第５図Ｇ）。なお、ｎウェルを形成するには上記
の方法とは異なる次の方法で形成することもできる。即
ち、第５図の工程でほう素を添加することによりｐウェ
ル１２２を形成した後、ｎウェルを形成することなく、
ただちにゲート酸化膜およびゲート電極を形成し、その
後、Ｎチャネルトランジスタのソース、ドレイン領域１
４３゜１４４を形成し１次に酸化膜１４５でＮチャネル
ｉ−ランジスタをおおい、Ｐチャネルトランジスタのゲ
ート電極１４７をマスクとして、Ｐチャネルトランジス
タのソース、ドレインが形成されるべきところからｎ彫
工細物を充分深く拡散し、ゲート酸化膜下においてソー
ス・ドレイン間の不純物分布が第６図Ａに示したごとく
ほぼ平坦になるようにしてｎウェル１４６を形成する。

なお、第６図でａはドレイン端から拡散された不純物の
分布、ｂはソース端からのそれを、Ｃは両者の合成され
た不純物分布を示す。

（第５図）１　）。この時、ｎ彫工細物としてりんを用
いると、りんの拡散係数がＰ彫工細物であるほう素より
も充分大きいために、ｎウェルは短い熱処理時間で形成
され、この間のｐウェルの熱処理によるのびは小さくす
ることができる。次に高濃度のＰ彫工細物を拡散するこ
とによりＰチャネルトランジスタのソース、ドレイン１
５０，１５１を形成する（第５図Ｉ）。その後の工程は
前記の工程と全く同じである。このようなｎウェル形成
法では、ｎウェルがマスク合せ工程を必要としない自己
整合方式によって形成されるため、前記工程と比較して
マスクに合わせ工程が１回少なく有利である。このよう
なｎウェル形成法と類似した方法が公知となっているが
（例えば特公昭４８−１６０３３）、その従来例のゲー
ト酸化膜下のソース、ドレイン間の不純物分布は第６図
Ａに示した本発明における不純物分布と異なり、第６図
Ｂ（なお、図中の記号の意味は第６図Ａと同じである。

）のように、ソース、ドレイン間の中央で不純物濃度が
低くなっているため、この不純物濃度が低い領域上の厚
いフィールド酸化膜下のしきい値電圧は小さくなるため
、素子間の分離が完全にできず素子特性が著しく損われ
る。本発明のように第６図Ａに示した不純物分布を有す
る場合には素子間の分離は完全になされることになる。

第７図は第３図に示した第２の実施例の製造方法である
。ｐウェル１５５を形成する工程（第７図Ａ、Ｂ）まで
は第５図に示した工程と同じであるが、ｐウェル１５５
を形成した後、ｎ形高濃度不純物を添加してＮチャネル
トランジスタのソース、ドレイン１５７，１６０を形成
しく第７図Ｃ）、その後、ｎ彫工細物をゲート電極１６
２をマスク１１− として添加し、熱拡散させることにより不純物濃度が１
０１６ｃｍ−３と基板よりも高いｎ影領域１６５゜１６
６を形成する（第７図Ｄ）。なお、このｎ影領域１６５
，１６６の拡散深さは、後の工程でつくられるソース、
ドレインよりも深くする必要がある。次に、ｐ彫工細物
を高濃度添加することによりＰチャネルトランジスタの
ソース、ドレイン１６９．１７０を形成する（第７図Ｅ
）。次に、表面保護膜１７５を被着し、電極取出し用の
穴を開け、最後に電極１７１，１７２，１７３゜１７４
を形成する（第７図Ｆ）。

第８図は第４図に示した第３の実施例の製造方法の一部
を示すものである。第４図に示した第３の実施例は第３
図に示した実施例のＮチャネルトランジスタとＰチャネ
ルトランジスタの構造が入れかわったものであるため、
第３の実施例の製造方法は第７図に示した第２の実施例
の製造方法において、ｎ彫工細物とｐ彫工細物をいれか
えるだけでほぼ同じである。ただし、第３の実施例では
Ｎチャネルトランジスタの周囲にチャネルストツ１２− パーである高濃度ｐ影領域を形成する必要があるため、
第８図に示すように、窒化シリコン膜１８９、ホトレジ
スト膜１９０をマスクとしてｐ彫工細物を添加してチャ
ネルストッパー１９１を形成し、（第８図Ａ）、その後
の工程は上述のように第７図に示した工程と同じである
。なお、第３の実施例においてＰチャネルトランジスタ
はｎウェル内に形成されるが、ｎウェルの形成方法とし
て、上述の第７図のｐウェルと同じ形成法以外に第８図
Ｂ以下の工程に示すように、Ｎチャネルトランジスタを
形成した後、ｎウェルを形成するためｎ彫工細物として
りんを用い、ゲート電極２０２をマスクとしてりんを充
分深く拡散し、第５図Ｈ，Ｉの工程で述べたようにゲー
ト酸化膜下においてソース・ドレイン間の不純物分布が
第６図Ａに示したようにほぼ平坦になるようにしてｎウ
ェルを形成する（第８図Ｅ）。この場合、拡散速度の大
きいりんを不純物として用いているため、Ｐ影領域１９
３，１９６の不純物分布を大きく変えることなく短い熱
処理時間でｎウェル２０５を形成できる。その後、ｐ彫
工細物を高濃度添加し、Ｐチャネルトランジスタのソー
ス、ドレイン２０７．２０８を形成しく第８図Ｆ）、表
面保護膜２１４を被着し、最後に電極２１０，２１１゜
２１２．２１３を形成する（第８図Ｇ）。

以上説明してきた各種構造の製造方法に共通な特徴点は
、Ｎチャネル、Ｐチャネルトランジスタが形成されるウ
ェル領域がいずれも、フィールド酸化膜の選択成長の後
に、フィールド酸化膜の窓から不純物を添加することに
よって形成されることである。第９図Ａはフィールド酸
化膜を形成した状態、Ｂ、Ｃ，Ｄは各々フィールド酸化
膜の窓゛を通して不純物を添加する状態を示す図である
。

これはウェルがマスク合せ工程を必要としないで自己整
合的に形成されることを意味し、マスク合せのためのパ
ターン設計上の余裕を取る必要がないため、ＣＭＯＳト
ランジスタの面積を小さくでき、高集積化することが可
能となる。さらに、ウェルがフィールド酸化膜を形成す
るための酸化工程後に形成されるということは、酸化時
における不純物の再分布が避けられウェル内の不純物濃
度を制御しやすくしている。これに反し、従来のウェル
の形成法では、第９図Ｅ、Ｆ、Ｇの工程図に示すごとく
、ウェル１０２を最初に形成した後、選択酸化のマスク
となる窒化シリコン膜１０４がウェル内に正確に位置す
るようにマスク合せをおこない、その後、厚いフィール
ド酸化膜１０５を形成する。このようなウェル形成法で
はウェル形成のためのパターン設計上のマスク合せの余
裕（第９図Ｆにおける×）が必要であり、ＣＭＯＳトラ
ンジスタの面積を大きくし、さらに、フィールド酸化膜
形成時にウェル内の不純物の再分布がおこり、不純物濃
度の制御性即ちトランジスタのしきい値電圧の制御性を
悪くすることになる。

以上述べてきた構造を有するチャネル長の短いＣＭＯＳ
トランジスタをダイナミックメモリの周辺回路に用いた
例について説明する。１０図。

１１図はその実施例を示す断面図であり、メモリセルは
蓄積容量とスイッチングトランジスタ（転送ゲート）よ
り成るｌＭｏ５トランジスタ形であ一１５＝ る。すなわち、このメモリセルは、多結晶シリコン２７
８，２９９の直下に形成される反転層容量と、多結晶シ
リコンにより形成される転送電極２７９．３００および
データ線となる拡散層２６９．２８９より成っている。

又、メモリセルは基板２６０より高不純物濃度のウェル
２６８゜２８３に設けられている。周辺回路を形成する
ＣｕＯ２）−ランジスタは、第３図に示した構造を有し
、チャネル長が短くできるようになっている。

このように、メモリセルをｌＭＯＳトランジスタ形とし
て、周辺回路をＣＭＯＳトランジスタとすることにより
、集積度を低下させることなくメモリの消費電力を小さ
くすることができる。

第１０図、１１図に示した各構造の特徴を述べる。第１
０図、１１図に示した実施例の構造では、周辺回路のＣ
ＭＯＳトランジスタはこれまでに示したものと同じであ
るが、Ｐチャネルトランジスタより成るメモリセル部は
、低濃度基板２６０゜２８０につくられたｎウェル２６
３，２８３内に形成されている。ｎウェル内の不純物濃
度は基板１６− ２６０．２８０よりも高いため、転送電極２７９゜３０
０のチャネル長を短くできる。転送電極下のしきい値電
圧をエンハンスメント形の約−１ｖにするため、転送電
極２７９，３００を形成している多結晶シリコンは高濃
度Ｐ彫工細物が添加されている。第１０図と第１１図の
違いは蓄積電極２７８．２９９を形成している多結晶シ
リコンは、第１０図ではｎ彫工細物が高濃度添加されて
おり、第１１図ではｐ彫工細物が高濃度添加されている
ことである。

上記のメモリ構造は前記のウェル形成法に従い第１２図
のような製造工程で作ることができる。

第１２図は第１０図、１１図に示したメモリ構造を作る
ための製造工程図である。基板３２３中にＰウェル３２
５、ｎウェル３２８を形成する（第１２図Ａ、Ｂ、Ｃ）
。次にゲート酸化膜３３４を形成し、その後、第１層目
の多結晶シリコンを被着する。ここで、第１０図に示し
たメモリ構造を形成する場合には、第１２図りに示すよ
うにＮチャネルトランジスタおよびメモリセル上の多結
晶シリコン３３１，３３３のみｎ彫工細物を高濃度添加
する。一方、第１１図に示したメモリ構造を形成する場
合には、第１２図Ｊに示すようにＰチャネルトランジス
タとメモリセル上の多結晶シリコン３４６にｐ彫工細物
を高濃度添加する。その後、メモリセル部にのみ酸化膜
３３５を形成し、ホトエツチングによって多結晶シリコ
ンにパターンを形成して、ゲート電極３３６，３３７、
蓄積電極３５１を形成する（第１２図Ｅ）。次に薄い酸
化膜３４９を形成した後、第２層目の多結晶シリコンを
被着して転送電極３５０を形成する（第１２図Ｆ）。次
に酸化膜３３８でＰチャネルトランジスタとメモリセル
部をおおい、ｎ彫工細物を高濃度添加してＮチャネルト
ランジスタのソース、ドレイン３３９を形成する（第１
２図Ｇ）。次に酸化膜３４０でＮチャネルトランジスタ
をおおい、ｐ彫工細物を高濃度添加してＰウェル３２５
内のＰ形高濃度層３４１、Ｐチャネルトランジスタのソ
ース、ドレイン３４２およびデータ線３４３を形成する
（第１２図Ｈ）。次に表面保護膜３４４を被着し、最後
に電極３４５を形成する（第１２図■）。なお、第１２
図において第２層目の多結晶シリコンを用いてＮチャネ
ル、Ｐチャネルトランジスタのゲート電極３３６，３３
７を形成してもほぼ第１２図に示す工程と同じ工程でメ
モリ構造が実現できる。

〔発明の効果〕

以上、本発明の内容としてＣＭＯＳトランジスタを周辺
回路として用いたダイナミックメモリの構造とその製法
を説明したが、本発明によってダイナミックメモリを大
規模集積化した場合にその集積度と消費電力は大幅に改
善されることになる。

【図面の簡単な説明】

第１図は従来のＣＭＯＳトランジスタの断面図であり、
第２図、第３図、第４図は本発明による新らしいＣＭＯ
Ｓトランジスタの断面図であり、第５図、第６図、第７
図、第８図、第９図は本発明によるＣＭＯ８Ｉ−ランジ
スタの製造方法とその内容を示す図であり、第１０図、
第１１図は本発−１９＝ 明によるＣＭＯ８Ｉ−ランジスタをダイナミックメモリ
に適用した例を示す図であり、第１２図は第１０図、第
１１図に示したメモリ構造の製造工程を示す図である。 各記号は各々次のものを示す。 １．２２，４１，８０，１１９，１８２゜１８８．１０
１，２６０，２８０，３０１゜３２３：半導体基板 ２．２４，４２，８１，８２，１０２，１０８゜４０１
．４０２，４０３，１２２，１４２゜１５５．１９３，
１９６，２５１，２８１゜３０４．３２５：ｐ彫工細物
領域 ２３．４３．４４．８３，１２４，１４６゜１６５．１
６６．２０５，２５２，２６２゜２６３．２８３，２８
２，３０６，３２８゜３２９　：　ｎ彫工細物領域 ３．４，９，１０，２５，２８，２９，４５゜４８．４
９，９３，９４，８６，８８，１３４゜１３５．１３６
，１４８，１５０，１５１゜１６７．１６９，１７０，
１９１，２０７゜２０− ２０８、　２５６．　２５７．　２５８．　２８４゜２
８７．２８８．　２８９．　３１８．　３１９゜３４２
．３４３：ｐ形高濃度不純物領域７．８，５，６，２６
，２７，４６，４７゜８４．８５，８８，１３１，１３
２，１４３゜１４４．１５７，１６０，２００，２０１
゜２０３．２８５，２８６，３２２，３３９：ｎ形高濃
度不純物領域 ２０．２１．．３１，３３，５１，５３，８９゜９２．
１０３，１２６，１２８，１５８，１６１゜１９４．１
９８，２７３，２７６．２９３゜２９７．３１０，３１
４，３３４，３４９：薄い酸化膜 １１．１２，３０，３２，５０，５２，９０゜９１．１
２５，１２７，１５９，１６２，１９５゜１９７．２６
１，２６５，２６８，２６９゜２７２．２７５，２７８
，２７９，２９２゜２９６．２９９，３００，３０７，
３０８゜３１２．３１３，３５２，３１５，３６０゜３
３１．３３２，３３３，３３６，３３７゜３４６．３４
７，３５０，３５］、４０４゜４０５：多結晶シリコン １４．１３，１５，３４，３５，３６，５４゜５５．５
６．９５，１０５，１０７，１２０゜１５３．１９２，
２７０，２９０，３０２゜３２４：厚い酸化膜 １０４．１８９：窒化シリコン膜 １００．１２３，１３０，１３３，１４５゜１４９．１
５４，１６３，１６４，１６８゜１９０．１９９，２０
２，２０４，２０６゜２０９．３０３，３０５，３０９
，３２６゜３２７．３３０，３３８，３４０．３４８：
不純物添加時のマスク絶縁物 ３１１．３１６，３３５：酸化膜 １３７．１７５，２１４，３２０，３４４７表面保護膜 １６．１７，１．８，１９，３７，３８，３９゜４０．
５７，５８，５９，６０，９６，９７゜９８．９９，１
．３８，１３９，１．４０，１４１゜１７１．１．７２
，１７３，１７４，２１０゜２１１、　２１２．　２１
３．　２７１．　２７４．。 ２７７、　２９１，２９４．　２９５．　２９８゜３２
１．３４５：電極 ２３− 第７図 ２′第２図　２′ ２４− 第夕目 第２目 ひ〕 第　７図 第２図

Claims (1)

1. 【特許請求の範囲】 １、Ｎチャンネル絶縁ゲート電界効果トランジスタとＰ
   チャンネル絶縁ゲート電界効果トランジスタとから構成
   された相補形絶縁ゲート電界効果トランジスタを周辺回
   路として用い、蓄積容量と転送電極とデータの入出力部
   とからなるメモリセルによってメモリ部が構成されてな
   ることを特徴とする半導体メモリ集積回路。 ２、　上記メモリセルは半導体基板より不純物濃度の高
   いウェル領域内に形成されてなる。ことを特徴とする特
   許請求の範囲第１項記載の半導体メモリ集積回路。 ３、上記メモリセルにおいて、上記入出力部はＰ型不純
   物導入領域からなり、メモリセルのスイッチングトラン
   ジスタがＰチャンネル絶縁ゲート電界効果トランジスタ
   からなることを特徴とする特許請求の範囲第２項記載の
   半導体メモリ集積回路。 ４、　上記ＮチャネルおよびＰチャネル絶縁ゲート電界
   効果トランジスタのうちの一方の少なくともソース、ド
   レイン領域は、半導体基板とは逆の導電形を有する領域
   内に形成さ九、他方の少なくともソース、ドレイン領域
   は、上記半導体基板と同一の導電形を有し、かつ、不純
   物濃度が上記基板より高い領域内に形成されてなること
   を特徴とする特許請求の範囲第１項記載の半導体メモリ
   集積回路。　・