JPS61239496A - メモリ、及びデ−タの記憶及び取り出し方法 - Google Patents
メモリ、及びデ−タの記憶及び取り出し方法Info
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- JPS61239496A JPS61239496A JP61038449A JP3844986A JPS61239496A JP S61239496 A JPS61239496 A JP S61239496A JP 61038449 A JP61038449 A JP 61038449A JP 3844986 A JP3844986 A JP 3844986A JP S61239496 A JPS61239496 A JP S61239496A
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- transistor
- signal
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- memory device
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、一般に、Ｄ形フリップフロップ等のごときメ
モリセルに係り、より具体的には、予見可能な事故モー
ドを育する不揮発性メモリセルに間する。また、本発明
は、データの不揮発性記憶及び取り出しを行うのに用い
られ得るデータの記憶及び取り出し方法にも関する。
モリセルに係り、より具体的には、予見可能な事故モー
ドを育する不揮発性メモリセルに間する。また、本発明
は、データの不揮発性記憶及び取り出しを行うのに用い
られ得るデータの記憶及び取り出し方法にも関する。
一般に、半導体メモリは２つのグループ、すなわち揮発
性のグループと不揮発性のグループとに分けることがで
きる。第１のグループは動的又は静的論理素子及び技術
を用い、外部信号の印加によって変４Ｙされ得る形態を
なしてデータを記憶している。この第１のグループの問
題点は、メモリの記憶が揮発性であるため、データが消
えてしまうのを防ぐにはメモリセルに電力を常に印加さ
せておかなければならないことである。
性のグループと不揮発性のグループとに分けることがで
きる。第１のグループは動的又は静的論理素子及び技術
を用い、外部信号の印加によって変４Ｙされ得る形態を
なしてデータを記憶している。この第１のグループの問
題点は、メモリの記憶が揮発性であるため、データが消
えてしまうのを防ぐにはメモリセルに電力を常に印加さ
せておかなければならないことである。
第２のグループのメモリは、電源を切っても数十部とい
う極めて長時間にわたって情報を保持するために特殊な
ＭＯ３装置に依存している。この保持作用は通常、特殊
に構成されたトランジスタのゲートに高電圧を印加する
ことによってなされている。この印加によりトランジス
タのしきい電圧に半永久的な変化が生ぜしめられ、その
結果そのトランジスタに電荷がトラップされるのである
。
う極めて長時間にわたって情報を保持するために特殊な
ＭＯ３装置に依存している。この保持作用は通常、特殊
に構成されたトランジスタのゲートに高電圧を印加する
ことによってなされている。この印加によりトランジス
タのしきい電圧に半永久的な変化が生ぜしめられ、その
結果そのトランジスタに電荷がトラップされるのである
。
このグループのトランジスタの代表的なものは、Ｍ Ｎ
ＯＳ （Ｍｅｔａｌ−Ｎｉ ｔｒｉｄｅ−Ｏｘｉｄｅ
−３ｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ、Ｆ Ａ
Ｔ Ｍ ＯＳ （Ｆｌｏａｔｉｎｇ−Ｇａｔｅ Ａｖ
ａｌａｎｃｈｅ−１ｎｊｅｃｔｉｏｎ Ｔｈ１ｎ−Ｏｘ
ｉｄｅ ＭＯＳ） ）ランジスタ等である。
ＯＳ （Ｍｅｔａｌ−Ｎｉ ｔｒｉｄｅ−Ｏｘｉｄｅ
−３ｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ、Ｆ Ａ
Ｔ Ｍ ＯＳ （Ｆｌｏａｔｉｎｇ−Ｇａｔｅ Ａｖ
ａｌａｎｃｈｅ−１ｎｊｅｃｔｉｏｎ Ｔｈ１ｎ−Ｏｘ
ｉｄｅ ＭＯＳ） ）ランジスタ等である。
これらメモリセル及び該メモリセルに用いられている装
置のより詳細な理解を得るために、揮発性及び不揮発性
のメモリセルを成る程度詳細に記載している米国特許第
４，１３２，９０４号及び同第４，１７５．２９０号を
参照されたい。
置のより詳細な理解を得るために、揮発性及び不揮発性
のメモリセルを成る程度詳細に記載している米国特許第
４，１３２，９０４号及び同第４，１７５．２９０号を
参照されたい。
１つの具体的な不揮発性メモリセルは、当業界に知られ
ているごとく、Ｄ形セルである。このメモリセルは在来
のメモリセルであり、”ＣＭＯＳデータブック（Ｄａｔ
ａ Ｂｏｏｋ）″と題名の付いた刊行物に詳細に記載さ
れており、その刊行物はナショナル セミコンダクタ
コーポレーション（Ｎａｔｉｏｎａｌ Ｓｅｍ１ｃｏｎ
ｄｕｃｔｏｒ Ｃｏｒｐｏｒａｔｉｏｎ）によって発行
され、書籍番号はＢ−Ｆ−２０８Ｔ ＤＡ−ＲＲＤ１
２５Ｍ６１１である。関連した具体的な装置は“デュア
ルタイプ Ｄ形フリップフロップ”と名付けられたデバ
イス番号４０１３である。この論理セルは在来のＪ−に
フリップフロップに多少値ており、標準的な論理部品で
ある。
ているごとく、Ｄ形セルである。このメモリセルは在来
のメモリセルであり、”ＣＭＯＳデータブック（Ｄａｔ
ａ Ｂｏｏｋ）″と題名の付いた刊行物に詳細に記載さ
れており、その刊行物はナショナル セミコンダクタ
コーポレーション（Ｎａｔｉｏｎａｌ Ｓｅｍ１ｃｏｎ
ｄｕｃｔｏｒ Ｃｏｒｐｏｒａｔｉｏｎ）によって発行
され、書籍番号はＢ−Ｆ−２０８Ｔ ＤＡ−ＲＲＤ１
２５Ｍ６１１である。関連した具体的な装置は“デュア
ルタイプ Ｄ形フリップフロップ”と名付けられたデバ
イス番号４０１３である。この論理セルは在来のＪ−に
フリップフロップに多少値ており、標準的な論理部品で
ある。
代表的なり形セルは複数のゲート／インバータ対を用い
てデータ信号を記憶している。この構成は上記の０ＭＯ
３４０１３メモリセルの明細書に示されている。上述し
たごとく、このセルにデータ信号を記憶させることはで
きるけれども、電源が切れればデータは失われてしまう
。
てデータ信号を記憶している。この構成は上記の０ＭＯ
３４０１３メモリセルの明細書に示されている。上述し
たごとく、このセルにデータ信号を記憶させることはで
きるけれども、電源が切れればデータは失われてしまう
。
Ｄ形セル構成等を含む従来の揮発性メモリセル構成の上
述した及びその他の制限を克服するために、本発明は、
揮発性メモリセル構成を不揮発性メモリセル構成に変え
るその揮発性メモリセルの改良体を提供する０例えば、
そのＤ形セルは、データ入力部と、Ｑ及びご出力信号を
記憶するための揮発性メモリ回路と、Ｑ及びごデータ出
力部とを有している揮発性メモリセルである。
述した及びその他の制限を克服するために、本発明は、
揮発性メモリセル構成を不揮発性メモリセル構成に変え
るその揮発性メモリセルの改良体を提供する０例えば、
そのＤ形セルは、データ入力部と、Ｑ及びご出力信号を
記憶するための揮発性メモリ回路と、Ｑ及びごデータ出
力部とを有している揮発性メモリセルである。
本発明が提供する改良メモリは不揮発性メモリを存し、
該不揮発性メモリは揮発性メモリに接続されていて、Ｑ
及びご出力信号のうちの所定の一方を選択的に記憶する
とともにその記憶された信号を揮発性メモリセルに選択
的に転送する。
該不揮発性メモリは揮発性メモリに接続されていて、Ｑ
及びご出力信号のうちの所定の一方を選択的に記憶する
とともにその記憶された信号を揮発性メモリセルに選択
的に転送する。
不揮発性メモリは、ＦＡＴＭＯＳ ）ランジスタ等と、
それに接続された制御回路とを有している。
それに接続された制御回路とを有している。
また、その不揮発性メモリはトランジスタ回路を有して
おり、そのトランジスタ回路は電圧源とＦＡＴＭＯＳト
ランジスタとの間に接続されていて、不揮発性メモリと
揮発性メモリとの間での信号の記憶及び転送を選択的に
制御している。
おり、そのトランジスタ回路は電圧源とＦＡＴＭＯＳト
ランジスタとの間に接続されていて、不揮発性メモリと
揮発性メモリとの間での信号の記憶及び転送を選択的に
制御している。
トランジスタ回路は、電圧源とＦＡＴＭＯＳ トランジ
スタとの間に直列に接続された第１及び第２のトランジ
スタを有している。第１のトランジスタは、記憶された
信号がメモリセルに転送されるのを許す高いレベルにＦ
ＡＴＭＯＳＩ−ランジスタのドレイン電極を選択的に帯
電させるようになっている。第２のトランジスタは、該
第２のトランジスタに対する読出し制御電圧の印加に応
答して、前記第１のトランジスタの帯電と同時に揮発性
メモリセルへ記憶された信号を選択的に転送するように
なっている。
スタとの間に直列に接続された第１及び第２のトランジ
スタを有している。第１のトランジスタは、記憶された
信号がメモリセルに転送されるのを許す高いレベルにＦ
ＡＴＭＯＳＩ−ランジスタのドレイン電極を選択的に帯
電させるようになっている。第２のトランジスタは、該
第２のトランジスタに対する読出し制御電圧の印加に応
答して、前記第１のトランジスタの帯電と同時に揮発性
メモリセルへ記憶された信号を選択的に転送するように
なっている。
制御回路は複数個のＮＡＮＤゲートを有しており、それ
らＮＡＮＤゲートの夫々の第１の入力部はメモリセルの
Ｑ及びごデータ出力部に接続されている。ＮＡＮＤゲー
トの夫々の第２の入力部は書込み制御電圧に接続され、
また、ＮＡＮＤゲートの出力部はＦＡＴＭＯＳ ）ラン
ジスタのゲート電極及びソース電極に夫々接続されてい
る。
らＮＡＮＤゲートの夫々の第１の入力部はメモリセルの
Ｑ及びごデータ出力部に接続されている。ＮＡＮＤゲー
トの夫々の第２の入力部は書込み制御電圧に接続され、
また、ＮＡＮＤゲートの出力部はＦＡＴＭＯＳ ）ラン
ジスタのゲート電極及びソース電極に夫々接続されてい
る。
本発明のメモリセルの作動は容易に理解することができ
る。データ信号はデータ入力部を通って揮発性メモリに
刻時される０例えば、揮発性メモリに複数のゲート／イ
ンバータ対を用いて、新しいデータがメモリセルに刻時
されるまで、あるいは電源が切れるまで、印加されたデ
ータ信号及びそれの複数信号（Ｑ、ｉｃ）を記憶するよ
うになっていてもよい。
る。データ信号はデータ入力部を通って揮発性メモリに
刻時される０例えば、揮発性メモリに複数のゲート／イ
ンバータ対を用いて、新しいデータがメモリセルに刻時
されるまで、あるいは電源が切れるまで、印加されたデ
ータ信号及びそれの複数信号（Ｑ、ｉｃ）を記憶するよ
うになっていてもよい。
特定のデータ信号をＦＡＴＭＯＳ ）ランジスタに記憶
させようとする時には、制御回路に書込み電圧を印加す
る。メモリセル内のデータはＦＡＴＭＯＳ）ランジスタ
にロードされて永久保持される。記憶されたデータをＦ
ＡＴＭＯＳ ）ランジスタからメモリセルに読出そうと
する時には、第１及び第２のトランジスタは次々と導通
状態にされて、記憶された信号をＦＡＴＭＯＳ トラン
ジスタからメモリセルへ転送する。
させようとする時には、制御回路に書込み電圧を印加す
る。メモリセル内のデータはＦＡＴＭＯＳ）ランジスタ
にロードされて永久保持される。記憶されたデータをＦ
ＡＴＭＯＳ ）ランジスタからメモリセルに読出そうと
する時には、第１及び第２のトランジスタは次々と導通
状態にされて、記憶された信号をＦＡＴＭＯＳ トラン
ジスタからメモリセルへ転送する。
ＦＡＴＭＯＳトランジスタは固有のエンハンスメントし
きい値を有していて、フローティングゲートに電荷がな
い状態で且つゲート電極及びソース電極がアースされて
いる状態で、そのトランジスタは非導通状態にある。フ
ローティングゲート電極とドレイン電極との間にはトン
ネルがあるので、ドレイン電極からゲート電極への漏洩
を除いたＦＡＴＭＯＳ ）ランジスタ内のどんな欠陥も
そのトランジスタを非導通状態にさせる。それ故、その
非導通状態はフェイルセイフ状態として定義することが
できる０本発明のメモリセルは、デブレッシッンにプロ
グラムされた時及び無欠陥モードの時だけ、導通状態に
入ることができる。従って、本発明はフェイルセイフ切
換動作を必要とする装置に用いることができる。
きい値を有していて、フローティングゲートに電荷がな
い状態で且つゲート電極及びソース電極がアースされて
いる状態で、そのトランジスタは非導通状態にある。フ
ローティングゲート電極とドレイン電極との間にはトン
ネルがあるので、ドレイン電極からゲート電極への漏洩
を除いたＦＡＴＭＯＳ ）ランジスタ内のどんな欠陥も
そのトランジスタを非導通状態にさせる。それ故、その
非導通状態はフェイルセイフ状態として定義することが
できる０本発明のメモリセルは、デブレッシッンにプロ
グラムされた時及び無欠陥モードの時だけ、導通状態に
入ることができる。従って、本発明はフェイルセイフ切
換動作を必要とする装置に用いることができる。
上述したメモリ回路に加えて、本発明はデータの記憶及
び取り出し方法も提供せんとするものである。その方法
は揮発性メモリセルの入力部にデータ信号を印加する工
程を有している。第２の工程は、データ信号及びそれの
補数信号を揮発性メモリセルに記憶させることを含んで
いる。第３の工程はデータ信号及びそれの補数信号を不
揮発性メモリセルの入力部に印加させることを存してい
る。第４の工程はデータ信号またはそれの補数信号の何
れかを不揮発性メモリセルに選択的に記憶させるこ々を
含んでいる。最後の工程は、不揮発性メモリセルに記憶
された信号を揮発性メモリセルに選択的に印加してその
揮発性メモリセルに記憶させることを含んでいる。
び取り出し方法も提供せんとするものである。その方法
は揮発性メモリセルの入力部にデータ信号を印加する工
程を有している。第２の工程は、データ信号及びそれの
補数信号を揮発性メモリセルに記憶させることを含んで
いる。第３の工程はデータ信号及びそれの補数信号を不
揮発性メモリセルの入力部に印加させることを存してい
る。第４の工程はデータ信号またはそれの補数信号の何
れかを不揮発性メモリセルに選択的に記憶させるこ々を
含んでいる。最後の工程は、不揮発性メモリセルに記憶
された信号を揮発性メモリセルに選択的に印加してその
揮発性メモリセルに記憶させることを含んでいる。
あるいは、本発明の方法は、データ信号を揮発性メモリ
セルの入力部に印加する工程を有しているデータ記憶方
法を構成するものであってもよい。
セルの入力部に印加する工程を有しているデータ記憶方
法を構成するものであってもよい。
その場合、第２の工程はデータ信号及びそれの補数信号
を揮発性メモリセルに記憶させることを含んでいる。第
３の工程はデータ信号及びそれの補数信号を不揮発性メ
モリセルの入力部に印加させることを有している。第４
の工程はデータ信号あるいはそれの補数信号のいずれか
一方を不揮発性メモリセルに選択的に記憶させることを
含んでいる。データの取り出し処理をする付加的な工程
は、不揮発性メモリセルに記憶された信号を揮発性メモ
リセルに選択的に印加してその揮発性メモリセルに記憶
させることを有している。
を揮発性メモリセルに記憶させることを含んでいる。第
３の工程はデータ信号及びそれの補数信号を不揮発性メ
モリセルの入力部に印加させることを有している。第４
の工程はデータ信号あるいはそれの補数信号のいずれか
一方を不揮発性メモリセルに選択的に記憶させることを
含んでいる。データの取り出し処理をする付加的な工程
は、不揮発性メモリセルに記憶された信号を揮発性メモ
リセルに選択的に印加してその揮発性メモリセルに記憶
させることを有している。
本発明の様々な特徴及び利点に関しては、同様な構造素
子には同じ参照番号が付されている添付図面を参照した
以下の詳細な説明から容易に理解することができる。
子には同じ参照番号が付されている添付図面を参照した
以下の詳細な説明から容易に理解することができる。
図面には本発明の原理に従った不揮発性メモリセル２０
の実施例が示されている０図面に示されているメモリセ
ル２０の実施例は、当業界に周知の如く、Ｄ形セルの不
揮発性形のものである。
の実施例が示されている０図面に示されているメモリセ
ル２０の実施例は、当業界に周知の如く、Ｄ形セルの不
揮発性形のものである。
メモリセル２０は揮発性部分と不揮発性部分とを有して
いる。その揮発性部分は揮発性メモリ２１であり、その
揮発性メモリ２１はデータ入力部３１と、Ｑ及びご出力
信号を記憶するための揮発性メモリ回路３２と、Ｑ及び
ごデータ出力部３３及び３４とを有している。揮発性メ
モリ２１は複数個のゲート及びインバータを有しており
、それらゲート及びインバータは、第１のゲート３５及
び第１のインバータ３６と、第２のゲート３８及び第２
のイ′ンバータ３７とを有する対をなして配備されてい
る。また、揮発性メモリ２１は、データ入力部３１と揮
発性メモリ回路３２との間に接続された入力ゲート３９
と入力インバータ４０とを有している。クロック及びク
ロック補数信号（ＣＫＳてＴ）を含む、クロック発生器
（図示せず）より導出されたりｂツク信号は、回路を通
してデータ信号を転送するべく用いられているゲート３
５．３８．３９に接続されている０代表的なりロック回
路は、前述した０ＭＯ３４０１３型フリンブフロツプの
仕様書に示されている。
いる。その揮発性部分は揮発性メモリ２１であり、その
揮発性メモリ２１はデータ入力部３１と、Ｑ及びご出力
信号を記憶するための揮発性メモリ回路３２と、Ｑ及び
ごデータ出力部３３及び３４とを有している。揮発性メ
モリ２１は複数個のゲート及びインバータを有しており
、それらゲート及びインバータは、第１のゲート３５及
び第１のインバータ３６と、第２のゲート３８及び第２
のイ′ンバータ３７とを有する対をなして配備されてい
る。また、揮発性メモリ２１は、データ入力部３１と揮
発性メモリ回路３２との間に接続された入力ゲート３９
と入力インバータ４０とを有している。クロック及びク
ロック補数信号（ＣＫＳてＴ）を含む、クロック発生器
（図示せず）より導出されたりｂツク信号は、回路を通
してデータ信号を転送するべく用いられているゲート３
５．３８．３９に接続されている０代表的なりロック回
路は、前述した０ＭＯ３４０１３型フリンブフロツプの
仕様書に示されている。
本発明によって提供され不改良体は、不揮発性メモリ回
路２２を有しており、その不揮発性メモリ回路２２は、
揮発性メモリ２１に接続された不揮発性メモリと制御回
路とを有している。不揮発性メモリ回路２２は、Ｑ及び
ご出力信号のうちの所定の一方を選択的に記憶するとと
もにその記憶された信号を揮発性メモリセルに選択的に
転送するようになっている。
路２２を有しており、その不揮発性メモリ回路２２は、
揮発性メモリ２１に接続された不揮発性メモリと制御回
路とを有している。不揮発性メモリ回路２２は、Ｑ及び
ご出力信号のうちの所定の一方を選択的に記憶するとと
もにその記憶された信号を揮発性メモリセルに選択的に
転送するようになっている。
不揮発性メモリ回路２２はＦＡＴＭＯＳ）ランジスタ５
０とそれに接続された制御回路６０とを有している。そ
のＦＡＴＭＯＳ）ランジスタ５０は、ドレイン電極５１
と、ソース電極５２と、フローティングポリゲート電極
５３とを有している。
０とそれに接続された制御回路６０とを有している。そ
のＦＡＴＭＯＳ）ランジスタ５０は、ドレイン電極５１
と、ソース電極５２と、フローティングポリゲート電極
５３とを有している。
ドレイン電極５１は入力インバータ４０の入力部に接続
され、一方、ソース電極５２及びフローティングゲート
電極５３は制御回路６０に接続されている。また、不揮
発性メモリ回路２２は、電圧源（図示せず）とＦＡＴＭ
ＯＳＩ−ランジスタ５０のドレイン電極５１に接続され
たトランジスタ回路を有しており、そのトランジスタ回
路は不揮発性メモリ２２と揮発性メモリ２１との間での
信号の記憶及び転送を選択的に制御している。
され、一方、ソース電極５２及びフローティングゲート
電極５３は制御回路６０に接続されている。また、不揮
発性メモリ回路２２は、電圧源（図示せず）とＦＡＴＭ
ＯＳＩ−ランジスタ５０のドレイン電極５１に接続され
たトランジスタ回路を有しており、そのトランジスタ回
路は不揮発性メモリ２２と揮発性メモリ２１との間での
信号の記憶及び転送を選択的に制御している。
ＦＡＴＭＯＳ）ランジスタ５０の形状、構造及び作動は
当業界には一般によく知られている０例えば、ＦＡＴＭ
ＯＳ論理回路は、“揮発性／不揮発性論理ラッチ回路”
と題する米国特許第４．１３２．９０４号に記載されて
いる６本発明を理解する上で特に関連のある部分はその
米国特許明細書の第３図、第３ａ図及び第１４図に関す
る記載である。
当業界には一般によく知られている０例えば、ＦＡＴＭ
ＯＳ論理回路は、“揮発性／不揮発性論理ラッチ回路”
と題する米国特許第４．１３２．９０４号に記載されて
いる６本発明を理解する上で特に関連のある部分はその
米国特許明細書の第３図、第３ａ図及び第１４図に関す
る記載である。
トランジスタ回路は、電圧源とＦＡＴＭＯＳ）コ
ランジスタ５０のドレイン電極５１との間に直列に接続
された第１及び第２のトランジスタ６５及び６６を有し
ている。その第１のトランジスタ６５は、記憶された信
号が揮発性メモリ２１に転送されるのを許すために、Ｆ
ＡＴＭＯＳ）ランジスタ５０のドレイン電極５１を高い
レベルに選択的に帯電させるようになっている。第２の
トランジスタ６６は、それに読出し制御電圧が印加され
るのに応答して、記憶された信号を前記第１のトランジ
スタの帯電と同時に揮発性メモリ２１へ選択的に転送す
るようになっている。制御回路６０は、複数個のＮＡＮ
Ｄゲート６１．６２を有しており、それらＮＡＮＤゲー
トの夫々の第１の入力部は例えば揮発性メモリ２１のＱ
及びごデータ出力部３３．３４に接続されている。ＮＡ
ＮＤゲート６１．６２の夫々の第２の人力部は書込み制
御電圧源（図示せず）に接続されており、また、それら
ＮＡＮＤゲートの出力部はＦＡＴＭＯＳ）ランジスタ５
０のゲート電極５３及びソース電極５２に夫々接続され
ている。
された第１及び第２のトランジスタ６５及び６６を有し
ている。その第１のトランジスタ６５は、記憶された信
号が揮発性メモリ２１に転送されるのを許すために、Ｆ
ＡＴＭＯＳ）ランジスタ５０のドレイン電極５１を高い
レベルに選択的に帯電させるようになっている。第２の
トランジスタ６６は、それに読出し制御電圧が印加され
るのに応答して、記憶された信号を前記第１のトランジ
スタの帯電と同時に揮発性メモリ２１へ選択的に転送す
るようになっている。制御回路６０は、複数個のＮＡＮ
Ｄゲート６１．６２を有しており、それらＮＡＮＤゲー
トの夫々の第１の入力部は例えば揮発性メモリ２１のＱ
及びごデータ出力部３３．３４に接続されている。ＮＡ
ＮＤゲート６１．６２の夫々の第２の人力部は書込み制
御電圧源（図示せず）に接続されており、また、それら
ＮＡＮＤゲートの出力部はＦＡＴＭＯＳ）ランジスタ５
０のゲート電極５３及びソース電極５２に夫々接続され
ている。
図には詳細に示されていないけれども、ゲート及びイン
バータは各々適宜の電圧源に、また、在来の態様でアー
スに接続されている０図面に示された回路に必要とされ
る電圧は回路設計業界には周知である。
バータは各々適宜の電圧源に、また、在来の態様でアー
スに接続されている０図面に示された回路に必要とされ
る電圧は回路設計業界には周知である。
作動時、本発明のメモリセルは次のごとく機能する。す
なわち、データ信号はデータ入力部３１を通って揮発性
メモリ２１に次々と刻時される。
なわち、データ信号はデータ入力部３１を通って揮発性
メモリ２１に次々と刻時される。
揮発性メモリ回路３２は、新しいデータがメモリセル２
０に刻時されるまで、あるいは電源が切れるまで、印加
されたデータ信号及びそれの補数信号（Ｑ、Ｑ）を記憶
する。
０に刻時されるまで、あるいは電源が切れるまで、印加
されたデータ信号及びそれの補数信号（Ｑ、Ｑ）を記憶
する。
より具体的に述べると、ゲート３５．３８．３９は、Ｎ
及びＰチャンネルエンハンスメント形トランジスタで構
成された電送ゲートとして知られたものである。これら
ゲートの作動は当業界に周知であるけれども、本願明細
書の記載を完全ならしめるためにそれらゲートの作動に
ついて以下に概略説明する。参考として、上述したＣＭ
Ｏ３４０１３フリップフロップはこの形式のゲートを用
いており、その動作特性はＣＭＯＳデータブックに記載
されている。
及びＰチャンネルエンハンスメント形トランジスタで構
成された電送ゲートとして知られたものである。これら
ゲートの作動は当業界に周知であるけれども、本願明細
書の記載を完全ならしめるためにそれらゲートの作動に
ついて以下に概略説明する。参考として、上述したＣＭ
Ｏ３４０１３フリップフロップはこの形式のゲートを用
いており、その動作特性はＣＭＯＳデータブックに記載
されている。
例として、図面には入力ゲート３９のＮ及びＰチャンネ
ルトランジスタがＣＫ及びτＸ入力部に接続されている
として示されている。その入力ゲート３９は、正に向か
うクロックパルスの立上がりエツジ上で、印加されたデ
ータ信号をゲート３８の入力部へ転送している。この時
、入力ゲート３９のＮ及びＰチャンネルトランジスタの
両方は導通状態になっている。同時に、ゲート３５は非
導通状態になっており、また、ゲート３Ｂは導通状態に
なっている。ＣＫ及びｆｌクロックパルスの立下りエツ
ジが生じる際、ゲート３５は導通状態になっており、一
方、ゲート３８及び３９は非導通状態になっている。従
って、印加されたデータ信号は揮発性メモリセル３２の
記憶区域内に次々と移動されて、次のクロックパルスま
で、その記憶区域に保持される。
ルトランジスタがＣＫ及びτＸ入力部に接続されている
として示されている。その入力ゲート３９は、正に向か
うクロックパルスの立上がりエツジ上で、印加されたデ
ータ信号をゲート３８の入力部へ転送している。この時
、入力ゲート３９のＮ及びＰチャンネルトランジスタの
両方は導通状態になっている。同時に、ゲート３５は非
導通状態になっており、また、ゲート３Ｂは導通状態に
なっている。ＣＫ及びｆｌクロックパルスの立下りエツ
ジが生じる際、ゲート３５は導通状態になっており、一
方、ゲート３８及び３９は非導通状態になっている。従
って、印加されたデータ信号は揮発性メモリセル３２の
記憶区域内に次々と移動されて、次のクロックパルスま
で、その記憶区域に保持される。
特定のデータ信号をＦＡＴＭＯＳ）ランジスタ５０に記
憶させる場合、制御回路６０のＮＡＮＤゲート６１．６
２に書込み電圧を印加する。揮発性メモリ回路２１内の
データは、ＦＡＴＭＯＳトランジスタ５０内にロードさ
れて永久保持される。
憶させる場合、制御回路６０のＮＡＮＤゲート６１．６
２に書込み電圧を印加する。揮発性メモリ回路２１内の
データは、ＦＡＴＭＯＳトランジスタ５０内にロードさ
れて永久保持される。
記憶されたデータをＦＡＴＭＯＳトランジスタ５０から
揮発性メモリ２１内に読出す場合、第１及び第２のトラ
ンジスタ６５．６６にＰＣＨＧ （予電荷）及び読出し
電圧を夫々印加することによってそれら第１及び第２の
トランジスタ６５．６６を次々と導通状態にし、その結
果、記憶されたデータはＦＡＴＭＯＳ）ランジスタ５０
から揮発性メモリ２１へ転送される。また、揮発性メモ
リ回路２１にデータをトラップさせ、後にＦＡＴＭＯＳ
トランジスタ５０に書込んで記憶させてもよい。
揮発性メモリ２１内に読出す場合、第１及び第２のトラ
ンジスタ６５．６６にＰＣＨＧ （予電荷）及び読出し
電圧を夫々印加することによってそれら第１及び第２の
トランジスタ６５．６６を次々と導通状態にし、その結
果、記憶されたデータはＦＡＴＭＯＳ）ランジスタ５０
から揮発性メモリ２１へ転送される。また、揮発性メモ
リ回路２１にデータをトラップさせ、後にＦＡＴＭＯＳ
トランジスタ５０に書込んで記憶させてもよい。
読出し電圧及び書込み電圧及びタイミングの詳細に関し
、読出し動作は、通常のＣＭＯ，Ｓ動作電圧で、不揮発
性メモリ回路２２からの不揮発性データを読出すことが
できる。これらの電圧は代表的には３乃至１５ボルトＤ
Ｃである。読出し動作は、ＦＡＴＭＯＳトランジスタ５
０に記憶された不揮発性データを劣化させることなく行
われる。
、読出し動作は、通常のＣＭＯ，Ｓ動作電圧で、不揮発
性メモリ回路２２からの不揮発性データを読出すことが
できる。これらの電圧は代表的には３乃至１５ボルトＤ
Ｃである。読出し動作は、ＦＡＴＭＯＳトランジスタ５
０に記憶された不揮発性データを劣化させることなく行
われる。
代表的な読出し動作は１ミリセカンド以下で行われる。
書込み動作は、ＦＡＴＭＯＳ）ランジスタ５０の能力を
最適化するべく厳密に制御されなければならない電圧及
びタイミングを利用している。代表的には、その電圧は
１３ボルトに保持され、また、そのタイミングは１０ミ
リセカンドで行われる。従って、書込み動作の場合の転
送は揮発性メモリに比べて長い。
最適化するべく厳密に制御されなければならない電圧及
びタイミングを利用している。代表的には、その電圧は
１３ボルトに保持され、また、そのタイミングは１０ミ
リセカンドで行われる。従って、書込み動作の場合の転
送は揮発性メモリに比べて長い。
ＦＡＴＭＯ５’）ランジスタ５０は固有のエンハンスメ
ントしきい値を有しているので、フローティングゲート
電極５３に何隻電荷がない状態で且つゲート電極５３及
びソース電極５２がアースされている状態で、ＦＡＴＭ
ＯＳトランジスタ５０は非導通状態である。フローティ
ングゲート電極５３及びソース電極５２との間にトンネ
ルがあるので、ドレイン電極５１からゲート電極５３へ
の漏洩を除いたＦＡＴＭＯＳ）ランラスタ５０内のいか
なる欠陥もそのＦＡＴＭＯＳ）ランジスタ５０を非導通
状態にさせる。それ故、この非導通状態はフェイルセイ
フ状態として定義することができる。制御回路６０への
Ｑ及びご入力信号（あるいはそれらの補数信号ζ及びＱ
）の選択がそのフェイルセイフ状態を決定する。
ントしきい値を有しているので、フローティングゲート
電極５３に何隻電荷がない状態で且つゲート電極５３及
びソース電極５２がアースされている状態で、ＦＡＴＭ
ＯＳトランジスタ５０は非導通状態である。フローティ
ングゲート電極５３及びソース電極５２との間にトンネ
ルがあるので、ドレイン電極５１からゲート電極５３へ
の漏洩を除いたＦＡＴＭＯＳ）ランラスタ５０内のいか
なる欠陥もそのＦＡＴＭＯＳ）ランジスタ５０を非導通
状態にさせる。それ故、この非導通状態はフェイルセイ
フ状態として定義することができる。制御回路６０への
Ｑ及びご入力信号（あるいはそれらの補数信号ζ及びＱ
）の選択がそのフェイルセイフ状態を決定する。
生じる可能性がある障害の代表的なものはトンネル領域
内での希薄酸素降伏、ポリゲート区域内での漏洩、及び
セルの寿命の終了時でのしきい値窓の閉鎖である０本発
明のメモリセル２０は、デプレッシヨンにプログラムさ
れる時及び無欠陥モードの時だけ、導通状態に入ること
ができる。従って、本発明はフェイルセイフ切換動作を
必要と！ する装置に用いることができる。
内での希薄酸素降伏、ポリゲート区域内での漏洩、及び
セルの寿命の終了時でのしきい値窓の閉鎖である０本発
明のメモリセル２０は、デプレッシヨンにプログラムさ
れる時及び無欠陥モードの時だけ、導通状態に入ること
ができる。従って、本発明はフェイルセイフ切換動作を
必要と！ する装置に用いることができる。
本発明はデータの記憶及び取り出し方法も提供せんとす
るものである。添付図面の回路の動作に関連した上記の
説明はデータの記憶及び取り出し方法に言及したけれど
も、その方法の工程を詳細に示したものではない、それ
故、本発明の原理に従った１つの方法について以下述べ
る。
るものである。添付図面の回路の動作に関連した上記の
説明はデータの記憶及び取り出し方法に言及したけれど
も、その方法の工程を詳細に示したものではない、それ
故、本発明の原理に従った１つの方法について以下述べ
る。
本発明の方法は、選定されたデータ信号またはデータ補
数信号の記憶及び取り出しに関するものである。この方
法の第１の工程は、揮発性メモリセルの入力部にデータ
信号を印加することである。
数信号の記憶及び取り出しに関するものである。この方
法の第１の工程は、揮発性メモリセルの入力部にデータ
信号を印加することである。
次の工程は、そのデータ信号及びそれの補数信号を揮発
性メモリセルに記憶させることである。第３の工程は、
不揮発性メモリセルの入力部にデータ信号及びそれの補
数信号を印加することを含んでいる。第４の工程は、デ
ータ信号及び補数信号のうちの何れか一方の信号を不揮
発性メモリセルに選択的に記憶させることを含んでいる
。最後の工程は、不揮発性メモリセルに記憶された信号
を揮発性メモリセルに印加してその揮発性メモリセルに
記憶させることを有している。
性メモリセルに記憶させることである。第３の工程は、
不揮発性メモリセルの入力部にデータ信号及びそれの補
数信号を印加することを含んでいる。第４の工程は、デ
ータ信号及び補数信号のうちの何れか一方の信号を不揮
発性メモリセルに選択的に記憶させることを含んでいる
。最後の工程は、不揮発性メモリセルに記憶された信号
を揮発性メモリセルに印加してその揮発性メモリセルに
記憶させることを有している。
あるいは、本発明の方法は、揮発性メモリセルの入力部
にデータ信号を印加する工程を有しているデータの記憶
方法を構成するものであってもよい、その場合、第２の
工程はデータ信号及びそれの補数信号を揮発性メモリセ
ルに記憶させることを含んでいる。第３の工程は不揮発
性メモリセルの入力部にデータ信号及びそれの補数信号
を印加させることを有している。第４の工程はデータ信
号またはそれの補数信号のうち何れか一方を不揮発性メ
モリセルに選択的に記憶させることを含んでいる。デー
タの取り出しを処理する付加的な工程は、不揮発性メモ
リセルに記憶されている信号を揮発性メモリセルに選択
的に印加してその揮発性メモリセルに記憶させることを
有している。
にデータ信号を印加する工程を有しているデータの記憶
方法を構成するものであってもよい、その場合、第２の
工程はデータ信号及びそれの補数信号を揮発性メモリセ
ルに記憶させることを含んでいる。第３の工程は不揮発
性メモリセルの入力部にデータ信号及びそれの補数信号
を印加させることを有している。第４の工程はデータ信
号またはそれの補数信号のうち何れか一方を不揮発性メ
モリセルに選択的に記憶させることを含んでいる。デー
タの取り出しを処理する付加的な工程は、不揮発性メモ
リセルに記憶されている信号を揮発性メモリセルに選択
的に印加してその揮発性メモリセルに記憶させることを
有している。
以上、フェイルセイフ切換装置等として用いられ得る新
規な改良された不揮発性メモリセルについて述べた。本
発明は、基本的な不揮発性メモリ装置としてＦＡＴＭＯ
Ｓ）ランジスタを用いることに関連して述べたけれども
、本発明はこのメモリ装置に限定されるものではない、
〔従来の技術〕の項等で述べた通り、本発明の不揮発性
メモリ構成を提供することが可能な他の櫟々な不揮発性
メモリ装置でも可能である。また、本発明の原理をＤ形
セル以外の揮発性メモリセルに適用することも可能であ
り、従って、本発明は厳密にそのＤ形セルに限定される
べきものではない、また、不揮発性のデータの記憶及び
取り出し方法に関しても述べてきた。
規な改良された不揮発性メモリセルについて述べた。本
発明は、基本的な不揮発性メモリ装置としてＦＡＴＭＯ
Ｓ）ランジスタを用いることに関連して述べたけれども
、本発明はこのメモリ装置に限定されるものではない、
〔従来の技術〕の項等で述べた通り、本発明の不揮発性
メモリ構成を提供することが可能な他の櫟々な不揮発性
メモリ装置でも可能である。また、本発明の原理をＤ形
セル以外の揮発性メモリセルに適用することも可能であ
り、従って、本発明は厳密にそのＤ形セルに限定される
べきものではない、また、不揮発性のデータの記憶及び
取り出し方法に関しても述べてきた。
理解される通り、上述した実施例及び方法は、本発明の
原理に通用され得る多くの具体的実施例のうちのいくつ
かを単に示しているに過ぎないものである０本発明の精
神及び範囲を逸脱することなく、当業者であるなら多く
の、そして様々な構成を容易に考えだすことができるこ
とは明らかである。
原理に通用され得る多くの具体的実施例のうちのいくつ
かを単に示しているに過ぎないものである０本発明の精
神及び範囲を逸脱することなく、当業者であるなら多く
の、そして様々な構成を容易に考えだすことができるこ
とは明らかである。
図は本発明の原理に従った不揮発性メモリセルの実施例
を示している。 ′ 図において、 ２〇−不揮発性メモリセル、２１−揮発性メモリ、２２
−・−不揮発性メモリ、３１−・−・データ入力部、３
２−揮発性メモリ回路、３３−・−ζデータ出力部、３
ｔ−−−ζデータ出力部、３５．３８ ・−ゲート、
３６．３７−・インバータ、３９−人力ゲート、４０・
−・入力インバータ、５０−・・−・ＦＡＴＭＯＳ）ラ
ンジスタ、５１−・・ドレイン電極、５２・−ソース電
極、５３−フローティングゲート電極、６０−・制御回
路、６１．６２ ・−ＮＡＮＤゲート、６５．６６ ・
−トランジスタ。
を示している。 ′ 図において、 ２〇−不揮発性メモリセル、２１−揮発性メモリ、２２
−・−不揮発性メモリ、３１−・−・データ入力部、３
２−揮発性メモリ回路、３３−・−ζデータ出力部、３
ｔ−−−ζデータ出力部、３５．３８ ・−ゲート、
３６．３７−・インバータ、３９−人力ゲート、４０・
−・入力インバータ、５０−・・−・ＦＡＴＭＯＳ）ラ
ンジスタ、５１−・・ドレイン電極、５２・−ソース電
極、５３−フローティングゲート電極、６０−・制御回
路、６１．６２ ・−ＮＡＮＤゲート、６５．６６ ・
−トランジスタ。
Claims (16)
- （１）データ入力部と、Ｑ及び＠Ｑ＠出力信号を記憶す
るための揮発性メモリ装置と、Ｑ及び＠Ｑ＠データ出力
部とを有している揮発性メモリにおいて、該揮発性メモ
リに接続されていて、前記Ｑ及び＠Ｑ＠出力信号のうち
の所定の一方を選択的に記憶するとともに、その記憶さ
れた信号を前記揮発性メモリに選択的に転送するための
不揮発性メモリ装置を有していることを特徴とするメモ
リ。 - （２）前記不揮発性メモリ装置は、ＦＡＴＭＯＳトラン
ジスタ及びそれに接続された制御回路を有している特許
請求の範囲第１項記載のメモリ。 - （３）前記ＦＡＴＭＯＳトランジスタはドレイン電極と
、ソース電極と、フローティングゲート電極とを有して
おり、前記ドレイン電極は前記揮発性メモリ装置に接続
され、前記ソース電極及び前記フローティングゲート電
極は前記制御回路に接続されている特許請求の範囲第２
項記載のメモリ。 - （４）前記不揮発性メモリ装置はトランジスタ装置を更
に有しており、該トランジスタ装置は電圧源と前記ＦＡ
ＴＭＯＳトランジスタのドレイン電極とに接続されてい
て前記不揮発性メモリ装置と前記揮発性メモリとの間で
の信号の記憶及び転送を選択的に制御している特許請求
の範囲第２項記載のメモリ。 - （５）前記トランジスタ装置は、前記電圧源と前記ＦＡ
ＴＭＯＳトランジスタとの間に直列に接続された第１及
び第２のトランジスタ装置を有しており、該第１のトラ
ンジスタ装置は、前記記憶された信号が前記揮発性メモ
リに転送されるのを許すために前記ＦＡＴＭＯＳトラン
ジスタのドレイン電極を高いレベルに選択的に帯電させ
るようにされており、前記第２のトランジスタ装置は、
該第２のトランジスタ装置に対する読出し制御電圧の印
加に応答して、前記第１のトランジスタ装置の帯電と同
時に前記揮発性メモリへ前記記憶された信号を選択的に
転送するようにされている特許請求の範囲４項記載のメ
モリ。 - （６）前記制御回路は複数個のＮＡＮＤゲートを有して
おり、該ＮＡＮＤゲートの夫々の第１の入力部は前記Ｑ
及び＠Ｑ＠データ出力部に接続されており、また、前記
ＮＡＮＤゲートの夫々の第２の入力部は書込み制御電圧
に接続されており、前記ＮＡＮＤゲートの出力部は前記
ＦＡＴＭＯＳトランジスタのゲート電極及びソース電極
に夫々接続されている特許請求の範囲第５項記載のメモ
リ。 - （７）前記揮発性メモリ装置は、Ｑ及び＠Ｑ＠出力信号
を記憶する複数個のゲート／インバータ対を有している
特許請求の範囲第１項記載のメモリ。 - （８）前記不揮発性メモリ装置は、ＦＡＴＭＯＳトラン
ジスタ及びそれに接続された制御回路を有している特許
請求の範囲第７項記載のメモリ。 - （９）前記ＦＡＴＭＯＳトランジスタはドレイン電極と
、ソース電極と、フローティングゲート電極とを有して
おり、該ドレイン電極は前記データ入力部に接続されて
おり、前記ソース電極及び前記フローティングゲート電
極は前記制御回路に接続されている特許請求の範囲第８
項記載のメモリ。 - （１０）前記不揮発性メモリ装置はトランジスタ装置を
更に有しており、該トランジスタ装置は電圧源と前記Ｆ
ＡＴＭＯＳトランジスタのドレイン電極とに接続されて
いて前記不揮発性メモリ装置と前記揮発性メモリとの間
での信号の記憶及び転送を選択的に制御している特許請
求の範囲第８項記載のメモリ。 - （１１）前記トランジスタ装置は、前記電圧源と前記Ｆ
ＡＴＭＯＳトランジスタとの間に直列に接続された第１
及び第２のトランジスタ装置を有しており、該第１のト
ランジスタ装置は、前記記憶された信号が前記揮発性メ
モリに転送されるのを許すために前記ＦＡＴＭＯＳトラ
ンジスタのドレイン電極を高いレベルに選択的に帯電さ
せるようになっており、前記第２のトランジスタ装置は
、該第２のトランジスタ装置に対する読出し制御電圧の
印加に応答して、前記第１のトランジスタ装置の帯電と
同時に前記揮発性メモリへ前記記憶された信号を選択的
に転送するようにされた特許請求の範囲第１０項記載の
メモリ。 - （１２）前記制御回路は複数個のＮＡＮＤゲートを有し
ており、該ＮＡＮＤゲートの夫々の第１の入力部は前記
Ｑ及び＠Ｑ＠データ出力部に接続されており、また、前
記ＮＡＮＤゲートの夫々の第２の入力部は書込み制御電
圧に接続されており、前記ＮＡＮＤゲートの出力部は前
記ＦＡＴＭＯＳトランジスタのゲート電極及びソース電
極に夫々接続されている特許請求の範囲第１１項記載の
メモリ。 - （１３）データの記憶及び取り出し方法にして、データ
信号を揮発性メモリセルの入力部へ印加すること、 前記データ信号とそれの補数信号とを前記揮発性メモリ
セルに記憶させること、 前記データ信号とそれの補数信号とを不揮発性メモリセ
ルの入力部へ印加すること、 前記データ信号と補数信号とのうちの一方を前記不揮発
性メモリセルに選択的に記憶させること、及び 前記不揮発性メモリセルに記憶された信号を前記揮発性
メモリセルに選択的に印加して該揮発性メモリセルに記
憶させること、 の諸工程を有しているデータの記憶及び取り出し方法。 - （１４）揮発性メモリ装置及び不揮発性メモリ装置を用
いてデータを記憶及び取り出す方法にして、データ信号
を前記揮発性メモリ装置の入力部へ印加すること、 前記データ信号及びそれの補数信号を前記揮発性メモリ
装置に記憶させること、 前記データ信号及びそれの補数信号を前記不揮発性メモ
リ装置の入力部へ印加すること、 前記データ信号及び補数信号のうちの一方を前記不揮発
性メモリ装置に選択的に記憶させること、及び 前記不揮発性メモリ装置に記憶された信号を前記揮発性
メモリ装置へ選択的に印加して該揮発性メモリ装置に記
憶させること、 の諸工程を有しているデータの記憶及び取り出し方法。 - （１５）揮発性メモリ装置及び不揮発性メモリ装置を用
いてデータを記憶する方法にして、 データ信号を前記揮発性メモリ装置の入力部へ印加する
こと、 前記データ信号及びそれの補数信号を前記揮発性メモリ
に記憶させること、 前記データ信号及びそれの補数信号を前記不揮発性メモ
リ装置の入力部へ印加すること、及び前記データ信号及
び補数信号のうちの一方を前記不揮発性メモリ装置に選
択的に記憶させること、の諸工程を有しているデータの
記憶方法。 - （１６）前記不揮発性メモリ装置に記憶された信号を前
記揮発性メモリ装置へ選択的に印加して該揮発性メモリ
装置に記憶させる工程を有している特許請求の範囲第１
５項記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8505081A GB2171571B (en) | 1985-02-27 | 1985-02-27 | Non-volatile memory with predictable failure modes and method of data storage and retrieval |
| GB8505081 | 1985-02-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61239496A true JPS61239496A (ja) | 1986-10-24 |
Family
ID=10575181
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61038449A Pending JPS61239496A (ja) | 1985-02-27 | 1986-02-25 | メモリ、及びデ−タの記憶及び取り出し方法 |
| JP25724894A Expired - Lifetime JP2784632B2 (ja) | 1985-02-27 | 1994-09-28 | メモリ |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25724894A Expired - Lifetime JP2784632B2 (ja) | 1985-02-27 | 1994-09-28 | メモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4730274A (ja) |
| JP (2) | JPS61239496A (ja) |
| DE (1) | DE3606454C2 (ja) |
| GB (1) | GB2171571B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5101379A (en) * | 1986-05-27 | 1992-03-31 | Seeq Technology, Incorporated | Apparatus for page mode programming of an EEPROM cell array with false loading protection |
| US6618316B2 (en) * | 2001-12-20 | 2003-09-09 | Intel Corporation | Pseudo-static single-ended cache cell |
| CN112652342B (zh) * | 2021-03-12 | 2021-05-25 | 浙江威固信息技术有限责任公司 | 一种基于双极性rram的非易失性触发器 |
Citations (2)
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|---|---|---|---|---|
| JPS5068032A (ja) * | 1973-10-16 | 1975-06-07 | ||
| JPS60144977A (ja) * | 1984-01-06 | 1985-07-31 | Seiko Instr & Electronics Ltd | 不揮発性ｒａｍセル |
Family Cites Families (16)
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|---|---|---|---|---|
| DE2339289C2 (de) * | 1973-08-02 | 1975-02-06 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Bistabile Kippstufe mit MNOS-Transistoren |
| JPS52110531A (en) * | 1976-03-15 | 1977-09-16 | Toshiba Corp | Memory unit |
| JPS5372429A (en) * | 1976-12-09 | 1978-06-27 | Toshiba Corp | Non-volatile semiconductor memory unit |
| GB2000407B (en) * | 1977-06-27 | 1982-01-27 | Hughes Aircraft Co | Volatile/non-volatile logic latch circuit |
| US4132904A (en) * | 1977-07-28 | 1979-01-02 | Hughes Aircraft Company | Volatile/non-volatile logic latch circuit |
| US4175290A (en) * | 1977-07-28 | 1979-11-20 | Hughes Aircraft Company | Integrated semiconductor memory array having improved logic latch circuitry |
| GB2054303B (en) * | 1979-07-06 | 1983-05-18 | Hughes Microelectronics Ltd | Non-volatile semiconductor memory cells |
| GB2063601B (en) * | 1979-11-12 | 1984-02-29 | Hughes Microelectronics Ltd | Non-volatile semiconductor memory circuits |
| US4354255A (en) * | 1980-04-29 | 1982-10-12 | Rca Corporation | Random access memory with volatile and non-volatile storage |
| BR8103186A (pt) * | 1980-05-27 | 1982-02-09 | Du Pont | Processo para laminar uma camada fotossensivel sobre suporte a uma superficie de substrato atraves de pressao |
| US4388704A (en) * | 1980-09-30 | 1983-06-14 | International Business Machines Corporation | Non-volatile RAM cell with enhanced conduction insulators |
| GB2093302B (en) * | 1981-02-17 | 1984-07-18 | Hughes Microelectronic Ltd | Non-volatile semiconductor memory circuits |
| GB2104748B (en) * | 1981-08-25 | 1985-01-30 | Hughes Microelectronics Ltd | Non-volatile semiconductor memory circuits |
| US4400799A (en) * | 1981-09-08 | 1983-08-23 | Intel Corporation | Non-volatile memory cell |
| FR2517143A1 (fr) * | 1981-11-20 | 1983-05-27 | Efcis | Bascule bistable a stockage non volatil et a repositionnement dynamique |
| US4527255A (en) * | 1982-07-06 | 1985-07-02 | Signetics Corporation | Non-volatile static random-access memory cell |
-
1985
- 1985-02-27 GB GB8505081A patent/GB2171571B/en not_active Expired
-
1986
- 1986-02-24 US US06/832,112 patent/US4730274A/en not_active Expired - Lifetime
- 1986-02-25 JP JP61038449A patent/JPS61239496A/ja active Pending
- 1986-02-27 DE DE3606454A patent/DE3606454C2/de not_active Expired - Fee Related
-
1994
- 1994-09-28 JP JP25724894A patent/JP2784632B2/ja not_active Expired - Lifetime
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|---|---|---|---|---|
| JPS5068032A (ja) * | 1973-10-16 | 1975-06-07 | ||
| JPS60144977A (ja) * | 1984-01-06 | 1985-07-31 | Seiko Instr & Electronics Ltd | 不揮発性ｒａｍセル |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2784632B2 (ja) | 1998-08-06 |
| DE3606454A1 (de) | 1986-08-28 |
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